计算机组成原理

计算机系统由硬件和软件组成，软件可分为系统软件和应用软件 硬件:主机、外部设备等可见可触摸的电子元件 软件：人们提前编制具有特殊功能的程序 程序通常存储在计算机主存储器或辅存中 直接执行机器语言程序：实际机器M(机器语言机器) 符号程序设计语言：汇编语言（汇编语言机称为虚拟机，实际上不存在，让人们感觉到具有翻译功能的机器，首先将汇编语言翻译成机器语言，然后在实际机器上执行） 汇编语言仍然是一种面向实际机器的语言，它的每个句子都对应于机器语言的某个指令。 汇编语言摆脱不了不同机器的指令系统，每台机器都有与之对应的汇编语言 高级语言——————>翻译成汇编语言————————>翻译成机器语言 也可：高级—->直接翻译成机器语言 将高级语言程序翻译成机器语言程序的软件称为翻译程序 有两种翻译程序：一种是编译程序，另一种是解释程序 编译程序：将所有高级语言程序一次翻译成机器语言，然后执行 解释程序：翻译一个，执行一个，即使下一个重复执行一个句子，也必须重新翻译 微程序：将实际机器中的每个机器指令翻译成一组微程序 将M被称为传统机器，将M称为微程序机 计算机组成原理主要讨论传统机器和微程序机器 软件主要讨论操作系统以上的虚拟机 组成与结构的区别：机器是否具有乘法指令的功能，这是一个结构问题。如何实现乘法指令是一个组成问题 冯*诺伊曼机以运算器为中心 现代计算机以存储为中心 操作员：完成算术操作和逻辑操作，计算的中间结果暂时存在于操作员中 存储器：存储数据和程序 控制器：控制程序和数据 输入、运算和处理运算结果 输入设备：转换为机器能够识别的信息形式 输出设备：将机器结果转化为熟悉的信息形式 计算机五大子系统：输入、输出、控制器、计算器 运算器和控制器通常集成在同一芯片上，通常将运算器和控制器称为中央处理器（Central Processing Unit，CPU） I/O：输入输出设备，（Input/Output Equipment,I/O) 现代计算机通常被认为有三个部分：CPU，I/O设备，主储存器MM（Main Memory,MM)。其中，CPU与主存储器结合称为主机，I/O设备又称外设备 主存储器是存储系统的子系统，用于存储程序和数据，主存储器可以直接与CPU交换信息。 辅助存储器：外存，简称辅助存储 CPU核心部件：ALU和CU(控制单元)。算术逻辑单元（ALU,Arithmetic Logic Unit),用于完成算术逻辑操作。控制单元（CU，Control Unit）用于解释存储器中的指令，并发出执行指令的各种操作指令，I/O设备也受CU计算机在控制CU(控制器)统一指挥 x的根号可以通过迭代法找到 指令==操作码 地址码 操作代码：各种操作代码 地址码：操作数在存储器中的位置 操作码和地址码用二进制码表示 指令和数据有自己的地址 主存储器：又称内存，主存。包括存储体M、逻辑部件，控制电路 存储体M：由多个存储单元组成，存储单元由多个存储元件组成，每个存储元件存储1或0。存储单元可以存储一串二进制代码，称这串二进制代码为存储字符。这串二进制代码的位数称为存储字长、8、16、32，即存储单元的组件数 存储单元的编号称为存储单元的地址号 存储单元中有一个存储字，即一串二进制数字。地址码是存储单元的地址号 主存储的工作方式是根据存储单元的地址号实现存储单词的存储和访问，称为地址访问存储器（访问存储） 按地址访问 为实现地址访问，主存储器必须配置两个寄存器MAR和MDR，MAR（Memory Address Register)存储器地址寄存器：存储单元地址，MAR位数代表存储单元的数量，如MAR有10个，有1024个存储单元，记录为1K MDR（Memory Data Register)存储数据寄存器，存储从存储单元中取出的代码，或存储准备发送到某个单元的代码，MDR与存储字相等的位数 1Byte==8bit 1字节==八位二进制代码 存储字长，指令字长，数据字长可以不同 运算器：运算器至少包括三个寄存器（ACC，MQ，X）(或现代计算机的通用寄存器组)，一个ALU(算术逻辑单元) ACC（Accumulator)：累加器 MQ(Multiplier-Quotient Register):乘商寄存器 X:操作数寄存器 控制器:取指、分析(根据地址码找到操作类型)，执行(操作数量) 由程序计数器控制：（PC，Program Counter),指令寄存器（IR,Instruction Register),控制单元(CU,Control Unit) PC:程序计数器，存储当前执行指令的地址，具有自动加一功能，可以形成下一个指令的地址 IR：存储当前指令的指令寄存器，IR总的操作码OP(IR)->CU,用于分析指令，IR中的地址码Ad(IR)地址为操作数->MAR,计作Ad(IR)->MAR 硬件技术指标： 机器字长越长越好，否则会直接影响加法器(ALU),数据总线，存储字长的位数。机器字长和CPU寄存器位数有关 存储容量：包括主存储容量和辅存储容量 主存容量：存储在主存中的二进制代码的位数 主存容量==存储单元数量*存储字长 MAR反映了存储单元的数量 MDR反应存储字长 MAR16位，2(16)=65536==1024*64（64K）存储字/存储单元 1个存储单元==1个存储字 MDR32位，即存储容量==存储单元数量*存储字长==64K*32==2（16 5）=2（20 1）==2M 1M==2（20） 现代计算机常用字节数表示1字节==8位，所以2M==2（21-3）==2（18）B==256KB，1K==2（10） 目前，机器的运行速度一般由单位时间内执行指令的平均条数来衡量MIPS（Million Instruction Per Srcond)每秒也可以用百万指令来衡量CPI（Cycle Per Instruction）执行指令所需的时钟周期(机器主频倒数)，或者用FPOPS（Floating Point Operation Per Second 每秒浮点运算次数) 计算机微芯片上集成的晶体管数量每三年翻一番-摩尔定律 汇编程序：将汇编语言翻译成机器语言 将高级语言翻译成机器语言 ============================================================================================================ 系统总线 ============================================================================================================ 一开始采用分散连接方式，后来逐渐发展为总线连接方式 在某个时刻，只允许一个部件希望总线发送信息，并允许多个部件同时接收信息 总线实际上由多条传输线组成。每条传输线可以一个接一个地传输二进制代码，多条传输线可以同时传输多个代码 计算机结构采用双总线连接： 以CPU双总线结构为中心：一组总线连接CPU和主存，称为存储总线（M总线)，另一组总线连接CPU和I/O设备称为输入输出总线（I/O总线） 缺点：在I/O设备与主存交换信息时需要占用CPU，影响CPU的工作效率 单总线连接的计算机：CPU、主存、I/O所有设备都挂在同一组总线上 原则上不占用CPU，但容易造成拥挤，必须设置总线判断逻辑，先占用总线，这也会影响整机的工作速度 以存储器为中心的双总线结构：在单总线的基础上增加CPU存储总线，又称存储总线，具有提高传输效率、减轻系统总线负担、I/O设备和存储器之间的交换信息不通过CPU 总线分类：并行传输总线和串行传输总线 根据连接部件的不同，总线分为片内总线、系统总线和通信总线 芯片内总线：芯片内总线 系统总线：系统总线是指CPU，主存，I/O由于这三个部件之间的信息传输线通常安装在主板上，因此也称为板间总线 根据传输信息的不同，系统总线分为数据总线、地址总线和控制总线 数据总线：数据总线用于传输功能部件之间的数据信息。它是一条双向传输总线。数据总线的位数称为数据总线的宽度。数据总线的宽度是衡量系统性能的重要参数。 地址总线：地址总线主要用于指出主存储中的源数据或目标数据I/O设备地址相当于专用指针线。如果有20条地址线，相应的存储单元有2(20)==1M个 控制总线：由于数据总线和地址总线由总线上的所有部件共享，如果部件能够在不同时间占有总线使用权，则需要依靠控制总线来完成。因此，控制总线用于发送各种控制信号的传输线：协调数据总线和地址总线的使用。对于单个控制线，传输是单向的CPU而言，控制信号既有输出，又有输入 常见的控制信号： 时钟：用于同步各种操作 复位：所有部件的初始化 总线请求：表示部件需要获得总线使用权 总线允许：表示需要获得总线使用权的部件已获得总线控制权 中断请求：表示部件中断请求 中断响应：表示中断请求已被接受 存储器写：将数据总线上的数据写入存储器制定的地址单元 存储器读取：在数据总线上读取存储单元中的数据 I/O阅读从指定的I/O端口在数据总线上读取数据 I/O写：将数据总线上的数据输出到指定的数据I/O端口内 传输响应：表示数据已经被接收，或者数据已经送至传输总线上 通信总线:计算机系统或计算机系统与其他系统之间通信。分为串行通信和并行通信 串行通信：数据在单条1位宽的传输线上，一位一位的按顺序分时传送，比如1字节的数据，要分8次由低到高逐位传送 并行通信：数据再多条并行1位宽的传输线上，同时由源传送到目的地，比如1字节的数据，要通过8条并行传输线同时由源传送到目的地 并行通信适宜于近距离的数据传输，通常小于30m 串行通信适宜于远距离传送，可以从几米到几千米 并行通信和串行通讯的数据传输速率都与距离成反比 短距离内，并行数据传送速率比串行传输速率大得多 随着大规模和超大规模集成电路的发展，逻辑器件的价格的价格变低，通信线路的价格变高 对于远距离通信而言，串行通信比并行通信费用低得多 总线特征及性能指标 总线有许多导线直接印在电路板上，延伸到各个部件 CPU、主存、I/O这些插板，通过插头与水平方向总线插槽连接 总线特征：1、机械特性：机械特征是指总线在机械连接方式上的性能 2、电气特征：指的是总线的每一根传输线上的信号传递方向和有效的电平范围，规定，由CPU发出的为输出信号，输入CPU的为输入信号 地址总线属于单项输出线，数据总线属于双向传输线，地址总线和数据总线都定义高电平为1，低电平为0，控制总线的每一根都是单向的，但从整体看，有输入也有输出，控制总线中，有的定义高电平有效，有的定义低电平有效 3、功能特性：总线中每根传输线的功能 4、时间特性：总线中的人一根线在什么时间有效。每条总线上的各种信号，互相存在一种有效时序关系 总线性能指标： 总线宽度：数据总线的根数，用bit表示，64根 总线带宽：总线的数据传输速率，用每秒传输信息的字节数来衡量，单位可以用MBps（兆字节每秒） MHz*B==MBps 时钟同步／异步：总线上的数据与时钟同步工作，称为同步总线，与时钟不同步工作的总线，称为异步总线 总线复用：一条信号线上分时传送两种信号。比如，通常地址总线与数据总线在物理上是分开的两种总线，地址总线传地址码，数据总线传数据码，为了提高总线的利用率，特将地址总线和数据总线共用一组物理线路，称为总线的多路复用 信号线数：地址总线，数据总线，控制总线三种总线数的总和 其他指标：负载能力，电源电压，总线宽度能否扩展 总线的负载能力就是驱动能力，是指总线在接上负载后，总线输入输出的逻辑电平是否能保持在额定的范围内。例如，PC总线的输出信号为逻辑低电平时，会吸入电流，当它吸收电流时，仍能保持额定的逻辑低电平；PC总线的输出为高电平时，要输出电流，人能保持额定的高电平。通常用可扩增电路板数来反映总线的负载能力 总线标准：可视为系统与各模块，模块与模块之间的互联的标准界面。 图形用户结构：（Graphical User Interface ,GUI) 介绍了（ISA,Industrial Standard Architecture)总线，(EISA,Extended Industrial Standard Architecture) 在ISA基础上扩充的总线标准，从CPU中分离出了总线控制权，(VESA,Video Electronic Standard Association)视频电子标准协会提出的局部总线标准 局部总线：是指系统外，为两个以上模块提供的高速传输信息通道，又称VL-BUS（Local BUS）总线，通过局部总线控制器，可以将高速I/O设备直接挂在CPU上，实现CPU与高速I／O设备之间的高速信息交换 PCI总线：随着GUI（Graphical User Interface)和多媒体技术的发展，原有的总线带宽不足，所以出现了PCI总线 PCI总线特点： 高性能：自带总线时钟，与CPU时钟无关，不依附于具体的处理器，支持突发工作方式 突发工作方式：指如果被传输的数据在主存中连续存放，则在访问这个数据时，只需给出第一个数据的地址，占用一个时钟周期，其后的每次传送各占一个时钟周期，不必每次给出各个数据的地址，因此可提高传输效率 兼容性：PCI总线部件和插件接口相对于处理器是独立的，支持现在和将来的不同结构的处理器 支持即插即用：即任何扩展卡只要插入系统就可以用。PCI设备中配有存放设备具体信息的寄存器，这些信息可供BIOS和操作系统软件自动配置PCI总线部件和插件，无需进行手动配置，（设备自带驱动器，可以自动存在PCI寄存器中，不需进行手动按转驱动程序） 支持多主设备能力：主设备就是对总线有控制权的设备，PCI总线支持多主设备，即允许任何主设备和从设备之间实现点对点的对等存取，具有接纳设备的灵活性 具有与处理器和存储子系统完全并行操作的能力：PCI与CPU之间有PCI桥路，PCI桥路有多级缓冲，可以把一批数据快速写入缓冲期，从而实现PCI与处理器，存储器之间的并发操作 提供数据和地址奇偶校验功能，保证数据的完整和准确 支持两种电压标准：内部有组件可以实现两种电压的平滑过渡 可扩充性好：当PCI总线的驱动能力不足时，可以采用多层结构 软件兼容性好：PCI部件可以完全兼容现有的驱动程序和应用程序，设备驱动程序可以被移植到各类平台上 采用多路复用技术：减少总线引脚个数 AGP总线：AGP（Accelerated Graphics Port)加速图形端口，实现卡专用的局部总线，应用于三维技术的大量数据传输需求 RS-232C总线：RS-232C是一种串行通信总线标准，应用于串行二进制交换的终端设备DTE(Data Terminal Equipment)和数据通信设备DCE(Date Communication Equipment)之间的标准接口。DCE实质是一个信号匹配器，既满足DTE的要求，又能使信号符合线路要求，可以是一个Modem调制解调器，RS-231C可以实现DTE与DCE之间的协调配合 计算机之间通信时数字信号，要求的带宽很宽，而计算机之间的信号传输是通过载波电话传送，不可能有这么宽的频带，如果数字信号直接通信，经过传输线后，必然会发生信号的畸变。所以在发送端必须通过调制器将数字信号转化成模拟信号，即对载波电话的线上载波进行调制， 在计算机系统中，+5V代表逻辑1，接地电压代表逻辑0 现代计算机之间的远距离通信可直接由网卡，经网线传输 USB总线：(USB,Universal Serial Bus)通用串行总线：是计算机串行接口总线标准 USB 1.0：基于通用连接技术，实现外设的简单快速连接，达到扩展PC的目的 USB特点：具有真正的即插即用特征，主即可按外设的增删情况自动配置系统资源，外设装置的驱动程序的安装，删除均自动实现 具有很强的连接能力。可以采用USB HUB（USB 集线器）实现系统扩展，最多可链式连接127个外设到同一系统 数据传输率分为普通无屏蔽双绞线和带屏蔽的双绞线，带屏蔽的传输速率快 标准统一：减轻了PC中其他标准接口的需求，串口的键盘，鼠标，并口的打印机，IDE接口的硬盘，都可以改成统一的USB标准接入系统、 连接电缆轻巧，电源体积缩小：USB使用的4芯电缆，2条用于信号连接，2条用于电源／地，可为外设提供+5V的直流电源 总线结构：总线结构可分为单总线结构和多总线结构 单总线结构：所有设备挂在同一组总线上，但是所有信息传送均通过这组总线，极易形成计算机系统的瓶颈，且不允许两个以上部件同时想总线传递信息当I/O设备很多时，信号一个一个的传到I/O设备中，造成很大的延迟，适用于对数据量和传输速率要求不高，多数用于小型机和微型机 多总线结构：双总线结构：将速度较低的I/O总线从单总线上分离出来，形成主存总线和I/O总线分开的结构 其中包含的通道是比较特殊的结构，CPU将一部分功能下放给通道，对I/O设备进行统一的管理，其系统吞吐能力可以相当大 总线控制：主要包括判优控制和通信控制 总线上所连接的设备，按照对总线有无控制能力，可分为主设备和从设备两种 主设备对总线有控制权，从设备只能响应从主设备发来的总线命令 总线上的信息传送是有主设备启动的，如果某个主设备想要与从设备进行通信，首先应从主设备向总线发出请求信号，若多个主设备同时要求使用总线，就由总线控制器的判优仲裁逻辑进行优先等级的排列，只有获得总线使用权的主设备才能开始传送数据 总线判优控制可分为集中式和分布式：前者将控制逻辑集中在一处，如在CPU中，后者将控制逻辑分散在与总线连接的各个部件上 常见的集中控制优先权仲裁方式： 链式查询：BS:总线忙 BR：总线请求 BG：总线同意 ：关键点：总线同意信号串行的从一个I/O接口送到下一个接口，如果BG到达的I/O接口有总线请求，BG信号就不再往下传，意味着该接口获得了总线的使用权，并建立BS总线忙信号，表示这个I/O接口占用了总线 离总线控制器近的具有最高的优先权，缺点：对电路故障很敏感，优先级别低的设备可能很难获得请求 优点：只需要很少几根线就可以实现总线控制 计数器定时查询：比链式查询多了一组设备地址线，少了一根设备同一线BG：总线控制器在接到由BR送来的总线请求信号后，在总线未被使用BS=0时，总线控制器中的计数器开始启动，0.1.2.3.4….，并通过设备地址线，想设备发送一组地址型号，匹配时，停止计数查询，可以修改计数器来实现优先排列 对电路故障不如链式查询敏感，但是增加了设备地址线，控制也复杂 独立请求方式：每一个I/O设备都有一对总线请求线BR和总线同意线BG，设备要使用总线时，边发出信号。总线控制器中有一个排队电路，确定优先级 优点：响应速度快，优先次序控制灵活 缺点：控制限数量多，总线控制复杂 链式查询需要的线数：2 计数器定时查询：log2n 独立请求方式：2n 总线通信控制：通信时间控制 众多部件共享总线，应采用分时方式来处理，以获得总线优先权的先后顺序来分时占用总线，也就是说，那个部件获得总线使用权，此刻由它传送，下一部件获得使用权，接着下一时刻传送 总线周期：完成一次总线操作的时间称为总线周期 申请分配阶段：由需要使用总线的主设备提出申请，经总线仲裁机构决定下一周期的总线使用权授予某一申请者 寻址阶段：取得了使用权的主模块经总线发出本次要访问的从模块地址，启动从模块 传数阶段：由数据总线交换数据 结束阶段：主模块的有关信息从总线上撤除，让出总线使用权 总线通信控制：主要解决通信双方如何知道传输开始和传输结束，以及通信双方如何协调 通信有四种方式：同步通信，异步通信，半同步通信，分离式通信 总线传输周期是连接在总线上的两个部件完成一次完整且可靠的信息传输时间，包括四个时钟周期：T1，T2，T3，T4 同步通信的优点是规定明确而统一，缺点是主从模块之间的配合属于强制性的同步，必须在限定时间内完成，但是对所有部件都采用统一标准，不够灵活 同步通信适用于总线长度短，各个部件存储时间比较一致的场合 同步通信的总线系统，总线传输周期越短，数据线的位数就越多 CPU频率的倒数==周期时间 总线宽度／8== B（字节） 总线数据传输率==总线宽度／传输周期的时间（n个周期） 异步通信：允许各模块速度不一致，没有统一的时钟标准，不要求所有部件严格的统一操作时间 异步通信是采用应答方式，又称握手方式，主模块发出请求信号Request时，一直等待从模块反馈回来的响应Acknowledge信号后，才开始通信 异步通信要求主从模块之间增加两条应答线，握手交互信号线（Handshaking) 异步通信的应答方式又分为不互锁，半互锁和全互锁三种 不互锁的异步通信：主模块发出请求信号后，不必等待接到从模块的回答信号，而是经过一段时间，确认从模块已收到请求信号后，便撤销主模块的请求信号；从模块在接到请求信号后，在条件允许时发出回答信号，并且经过一段时间，确认主模块已收到回答信号后，自动撤销回答信号；双方没有互锁关系，例如：CPU向主存写信息，CPU要先后给出地址信号，写命令，写入数据 半互锁方式：主模块有互锁，发出请求信号后，必须等待接到从模块的回答信号后在撤销请求信号，而从模块接到主模块的请求信号后，发出回答信号，但不必等待获知主模块的请求信号已经撤销，而是隔一段时间后自动撤销其回答信号，无互锁关系，一方存在互锁关系，而另一方不存在互锁关系，称为半互锁方式，例如，CPU访问共享存储器，CPU在发出请求后，必须接受到存储器未被占用的信号，才进行访存 全互锁方式：主模块发出请求信号，必须带从模块回答后在撤销其请求信号；从模块发出回答信号后，必须待获知主模块请求信号已撤销后，在撤销其回答信号，双方存在互锁关系，称为全互锁方式，例如，网络通信中，双方采用的就是全互锁方式 异步通信可用于并行传输或者串行传输。 异步串行通信：规定字符格式，1个起始位，5～8个数据位，1个奇偶校验位，2个终止位 异步串行通信的数据传送速率用波特率来衡量 波特率：单位时间内传送二进制数据的位数，bps(位／秒） 异步串行通信：由于异步串行通信的字符格式中包含若干附加位，如起始位，终止位，校验位，若只考虑有效位数，可用比特率（区别于波特率）来衡量异步串行通信的数据传输速率，即单位时间内传送二进制有效数据的位数，单位时间，有效数据的位数，单位bps 为了提高速度，将异步串行通信中的附加位去掉，就可以采用同步传送，在同步传送时，数据快开始出要用同步字符SYN来指示 同步串行通信速度高于异步串行通信速度 比特率==波特率*（有效数据位数占比） 半同步通信：既保留了同步通信的基本特点，比如所有的地址，命令，数据信号的发出时间都严格按照系统时钟的某个前沿开始，而接收方都采用系统时钟的后沿进行识别，同时又像异步通讯那样，允许不同速度的模块协调的工作，为此增设了一条WAIT响应信号线，采用插入时钟周期的方法来协调通信双方的配合问题 在同步通信中，T1发地址，T2发命令，T3传输数据，T4结束传输，如果模块工作速度慢，无法在T3提供数据，必须在T3来之前通知主模块，给出WAIT低电平，若主模块测得WAIT为低电平，就插入一个等待周期来协调通信，当等到检测WAIT位高电平时，下一个周一当作正常周期传送 半同步：可以等的通信 半同步通信适用于系统工作速率不高，但又包含了许多工作速度相差较大的各类设备的简单系统 ，半同步通信控制方式比异步简单，且在系统的统一时钟控制下工作，可靠性高，同步结构简单，缺点是对于系统时钟的频率不能要求太高，所以整体速度还是不高 分离式通信：以上三种通信方式都是从主模块发出地址和读写命令开始，知道数据传输结束，在整个传输周期中，总线的控制权完全由主从模块占用，而在传输周期中，有一个周期是从模块准备数据，这段时间总线是完全空闲的，为了充分利用每一个瞬间，将整个传输周期分为两个子周期。先将所有信息 发送给B模块，然后将总线的控制权立马交给其他主模块，当从模块数据准备完毕，由B模块申请总线控制权，然后将所有信息都发到总线上去，总线中只有单方向信息流，每个模块都变成了主模块 特点： 各模块占用总线使用权都需要申请 分离式通信采用的是同步方式传送，在申请得到总线的使用权后，在限定时间内向总线发送信息，不用等待回答信号 各模块在准备数据时都不占用总线，总线可接受其他模块命令 总线在被占用时都在做有效工作，不存在空闲等待时间，从而实现总线在多个主从模块间进行信息交叉重叠并行时传送，大型机中很重要，普通微型计算机不采用这种复杂的控制方式 ======================================================================================================== 存储器 ======================================================================================================== 存储器是计算机中的记忆设备，用来存放程序和数据 CPU速度越来越高，但是存储设备存数和取数的速率跟不上CPU的速率，所以存储器制约计算机的发展 I/O与存储器直接存取的方式(DMA) 存储器的分类 1、按存储介质分类： 存储介质指的是能够寄存并区别“0” 和“1”两种代码的物质，存储介质主要有半导体器件，磁性材料，光盘 半导体存储器：存储元件由半导体组成的存储器称为半导体存储器，体积好，功耗低，超大规模集成电路，但是当不通电时，信息丢失 半导体存储器按材料的不同，分为双极型TTL半导体存储器，和MOS半导体存储器，前者具有高速的特点，后者具有高集成度，制造简单，成本低，所以MOS存储器被广泛使用 磁表面存储器：在金属或者塑料机体表面涂一层磁性材料作为记录介质，工作时磁层随載磁体高速运转，磁头在磁层进行读写操作，用带有矩形磁滞回线特性的材料作为磁表面物质，具有非易失性的特点 磁芯存储器： 光盘存储器：应用激光在记录介质(磁光材料）上进行读写操作 存储器按照存取方式分类 按照存取方式可以将存储器分为：随机存储器，只读存储器，顺序存取存储器，直接存取存储器 随机存储器(Random Access Memory,RAM):随机存储器RAM是一种可读／写存储器，其特点是存储器中的任何一个存储单元都可以随机存取，且存取时间与存储单元的物理位置无关，计算机系统中主存多采用这种随机存储器RAM，RAM又分为静态RAM（触发器原理寄存，SRAM）和动态RAM（电容充放电原理寄存，DRAM） 只读存储器(Read Only Memery,ROM)：只读存储器是只能对其中的信息进行读取，不能写入的寄存器。通常用于放固定不变的程序，数据，汉字字库，或者操作系统的固化。RAM和ROM可共同作为主存的一部分 掩膜型只读存储器(Masked ROM,MROM) 只读存储器派生出编程只读存储器(Programmable ROM，PROM) 可擦除可编程只读存储器（Erasable Programmable ROM,EPROM) 用电可擦除可编程只读存储器（Electrically Erasable Programmable ROM ,EEPROM) 闪速存储器（Flash Memory）具有用电可擦除可编程存储器(EEPROM)的特点，但是速度比其大很多 穿行访问存储器：如果对存储单元进行读写操作时，需要按照其物理位置先后顺序寻找地址，则称这种存储器为穿行访问存储器，不管信息在哪里，都需要从介质的开始段寻找，又称顺序存取存储器；还有一部分属于穿行访问的存储器，比如磁盘，首先指出存储器中某个小区域（磁道），然后顺序寻访，直到找到位置，前段是直接访问，后段是串行访问，称为直接存取存储器 按在计算机中的作用，分为主存储器，辅助存储器，缓冲存储器 主存储器，简称主存，主要特点是可以和CPU直接交换信息。 辅助存储器（简称辅村）是主存储器的后援存储器，用来存放暂时不用的程序和数据，不能和CPU直接交换信息 两者相比，主存速度快，容量小，每位价格高； 辅存速度慢，容量大，每位价格低，不能和CPU直接交换信息； 缓冲储存器，简称缓存，用于在两个速度不同的部件之间设置一个快速缓存，起到缓冲的作用； 缓存(Cache) 寄存器直接制作在CPU内，一个CPU可以有很多寄存器，寄存器中的数直接在CPU内部参与运算 寄存器的速度最高，位价最高，容量最小 主存用来存放将要参与运行的程序和数据，主存的速度比CPU慢很多，为了使主存和CPU之间进行更好的匹配，在主存和CPU之间插入了比主存速度快，容量小的缓存Cache 寄存器，Cache缓存，主存都是有不同的半导体材料制成的 现代计算机将缓存制作在CPU内 磁盘和磁带属于辅助存储器，用来存放暂时用不到的程序和数据，CPU不能直接访问辅存，辅存只能与主存交换信息，辅存速度比主存速度慢很多 存储系统层次结构可分为缓存-主存层次，和主存-辅存层次 缓存-主存层次主要解决CPU和主存速度不匹配的问题，因为缓存速度高于主存，所以将CPU近期用到的信息调入缓存，CPU可直接从缓存中调取信息 CPU可直接调取缓存和主存中的信息 主存-辅存层次主要解决存储系统的容量问题，当CPU需要辅存中的信息时，将信息调入主存，供CPU直接访问 现代计算机的存储系统：缓存，主存，辅存三级存储系统 虚拟存储器：程序员编程的地址范围与虚拟存储器相对应，称虚拟存储器的存储器的地址码为虚地址，或者逻辑地址，而把主存的实际地址称为物理地址或者实地址 主存储器：再根据MAR(地址寄存器）中的地址访问某个存储单元时，还需要经过地址译码，驱动等电路，才能访问到所需访问的单元 读出时，需要经过读出放大器，才能将被访问单元的存储字送到MDR 写入时，必须通过写入电路才能真正写入到所选中的单元中 现代计算机将驱动器，译码器和读写电路放在存储芯片中，将MAR，MDR放在CPU中 CPU的访存过程以及写入过程： 访存：CPU将地址放到MAR->经地址总线送到主存->地址译码器，驱动器->主存->放大器->数据总线->MDR->CPU决定将数据发往何处 写入：CPU将主存单元的地址经MAR送到地址总线->将数据放到MDR，数据总线->向主存写命令->将数据总线上的信息写入对应的主存单元中 位bit／8==字节B 主存中存储单元的空间位置，是由单元地址号来表示的，地址总线是用来指出存储单元地址号的，根据该地址可以读出或者写入一个存储字 不同机器的存储字长不一样，为了方便字符处理，将8位二进制数表示一个字节，计算机系统可以按字寻址，也可以按照字节寻址， 字地址用该字高位字节的地址来表示 有的机器，字长为16位，也就是两个字节 字-》字节-》位 24位地址线，寻找的不是24位二进制码，而是24位字节码，所以24位地址线，按字节寻址范围为16M，按字寻址范围为4M（4个字节组成一个字） 对于16位的机器，2个字节为一个字，所以，按字节寻址范围为16M，按字的寻址范围为8M 主存的技术指标：主存的技术指标主要是存储容量和存储速度 一个存储单元存储一个存储字，一个机器的字长就是存储字长，比如，某机器字长为32位，说的就是存储字长为32位 一个存储单元存储一个存储字 B，MB，KB都是指的是字节，1B==1字节 现在计算机多以字节数来表示存储容量 存储容量：主存能放进二进制代码的总位数。存储容量==存储单元个数*存储字长 主存容量也可以用字节数来表示：存储容量==存储单元个数*存储字长／8 某机主存的存储容量是256MB，则按照字节寻址的地址线位数为28位 存储速度：存储速度是由存储时间和存储周期来表示的 存取时间又称存储器的访问时间，（Memory Access Time),指的是启动一次存储器操作到完成该操作所需的全部时间，存储时间分为读出时间和写入时间，读出时间是指存储器从接受到地址开始，到产生有效输出的时间，写入时间指的是存储器从接受到地址开始，到将数据写入内存所需的全部时间 存取周期：（Memory Cycle Time)指的是存储器进行两次连续独立的存储器操作所需要的最短间隔时间，通常存储周期大于存取时间 存储器带宽：与存取周期密切相关的指标为存储器带宽，存储器带宽是指单位时间内存储器存取的信息量，可以用字节／秒，字／秒，位／秒 来表示 比如存储周期为500ns，每个存取周期可以访问16位，则带宽为16/500ns==32M位／秒 带宽是衡量数据传输率的重要指标 存储器的带宽决定了以存储器为中心的机器获得信息的传输速度，是改善机器瓶颈的关键因素 提高存储器带宽： 缩短存取周期， 增加存储字长是每个存取周期可以读写更多的二进制位数， 增加存储体 半导体存储芯片简介 半导体芯片采用超大规模集成电路制造工艺，在一个芯片内集成具有记忆功能的存储矩阵，译码驱动矩阵，读写电路等 译码驱动矩阵将地址总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读写电路的配合下完成对被选中单元的读写操作 读写电路包括读出放大器，和写入电路，用来完成读写操作 存储芯片通过地址总线，数据总线和控制总线与外部连接 地址线是单向传输的，其位数与芯片容量有关 数据显示双向传输的（有的芯片采用成对出现的数据线分别作为专用的输入和输出）数据线的位数，与芯片容量有关 地址线和数据线的位数共同反应存储芯片的容量 地址线为10根，数据线为4根，则存储容量为2（10）*4==4K位， 2（地址线位数）*数据线根数==存储容量 控制线主要有读写控制线和片选线两种。 不同存储芯片的读写控制线和片选线可以不同 读写控制线决定芯片进行读写操作，片选线用来选择存储芯片。 半导体存储器使用许多芯片组成的，所以需要用片选信号来确定那个芯片被选中。 一个64K*8位的存储器可由32片16K*1位的存储芯片组成，但是每次读出一个存储字时，只需选中8片 半导体芯片的译码驱动方式 半导体存储芯片的译码驱动方式有两种：线选法和重合法 线选法：用一根字线／字选择线，直接选中一个存储单元的各位（如一个字节）。这种方式结构较简单，但是只适用于容量不大的存储芯片。当地址线为1111时，1111==15，则第15根字线被选中，对应图中的最后一行8位代码便可直接读出或者写入 地址线是2进制码，用来对应很多字线或者选择线，地址线是地址译码器之前的线，对应于地址译码器之后的字线或者选择线 重合法译码驱动方式：分为XY译码器，只要用64根选择线（XY方向各32根，便可以选择32*32矩阵中的任一位，当地址线全为0时，则X=0，Y=0那位就被选中 要构成1k*1字节的存储器，只需要用8片32*32芯片即可 随机存取存储器： （Random Access Memory) 随机存取存储器按其存储信息的原理的不同，可分为静态RAM和动态RAM两大类 静态RAM（Static RAM ，SRAM）静态RAM基本单元电路 存储器中用于寄存0和1代码的电路称为存储器的基本单元电路，静态RAM基本单元电路是由6个MOS管组成的基本单元电路， 三态门：指逻辑门的输出端除有高低两种状态外，还有第三种状态——高阻态，高阻态相当于隔断状态，当A（三态门控制线）位高电平时，C->B导通，当A为低电平时，C->B不导通，此时为高阻状态 T1～T4是用4个MOS管构成的触发器基本电路，T5、T6是开关，T5、T6两个MOS管构成了一个行地址选择信号控制的行开关，另外的T7、T8受列选择信号控制的一个列开关，列开关不包含在存储器的基本单元电路中，而是为芯片中同一列的各个基本单元电路共有，T7、T8与位线A、A’连接 当A点位高电平，A‘点为低电平时，触发器的这种状态为存有1信号 当需要将存储单元中的1信号读出时，需要将T5、T6、T7、T8均导通，A高电平通过T6进入位线，通过T8进入读出放大器的一端，当读选择有效时，三态门将1信号读出 Static RAM在写入时，不论触发器原状态如何（原状态覆盖掉），只要将写入代码送到写入端，在写选择有效时（写三态门打开），经两个写放大器，使两端输出为相反电平，当行列地址选择有效时，使T5，T6、T7、T8导通，并将A点、A’点设置成完全相反的电平。这样，就把欲写入的信息写入到了基本控制单元（触发器A、A’端电平的一高一的表示两种1或者0信号） 如果想写入1，即D（IN）==1，经两个写放大器将位线A设置为高电平，位线A’设为反向低电平，结果使A点为高电平，A‘点为低电平，这样就写入了1信息 静态RAM芯片：64*64==2（12）==1K*4==4K存储器 图中，A9～A0为地址的输入端，I/O1～I/O4为数据的输入／输出端，CS为片选信号（低电平有效），WE为读写信号（低电平为写，高电平为读），Vcc为电源信号，GND为接地端 2114RAM芯片由64*64个基本单元电路组成（64*64个记忆单元），列I/O电路为读写电路，10根地址线分为行地址线A8～A3，和列地址线A0、A1、A2、A9，四根数据线为I/O1、I/O2、I/O3、I/O4，是受输入输出三态门控制的双向总线。当CS和WE均为低电平时，输入三态门打开，I/O1～I/O4上的数据即通过列I/O电路写入到指定地址单元中。当CS为低电平，WE为高电平（读出）时，输出三态门打开，列I/O电路的输出经片内总线输出至数据线I/O4～I/O1上。 2114RAM芯片内的存储矩阵结构中的每一个小方块均为一个由6个MOS管组成的基本单元电路，排列成64*64矩阵，64列对应着64个列选开关T7、T8。又将64列分为4组，每组中有16列，每一组的16列都与每一组的唯一一个读写电路相连，读写电路受WE和CS控制，4个读写电路与4根数据线I/O1～I/O4。行地址经译码后可选择某一行，列地址经译码后可以选择4组中各自的对应列，一次选择4个列；每次选好一个行和列后，就选定了4个存储器单元 当对某个基本单元电路进行读写操作时，必须被行列地址共同选中，例如，当A0～A9全为0时，第0行的0，16，32，48这四个基本单元电路被选中。若进行读操作，CS为低电平，WE为高电平，在I/O1～I/O4端便输出第0行的0，16，32，48这四个基本单元电路中的信息。若进行写操作，将写入信息送到I/O1～I/O4端口，并使CS为低电平、WE为低电平，这四个输入信息将分别写入第0行的0，16，32，48这四个基本单元电路中。 静态RAM读写时序 读周期时许（读出数据所需的各项操作的时间先后顺序）：在整个读周期中，WE始终为高电平 读周期：t-RC为芯片进行两次连续读操作的最小时间间隔（t-RC为从地址有效到地址失效的时间，也就是读周期长度） 读时间：t-A表示从地址有效到数据稳定所需要的时间 读时间<读周期 t-CO是从片选有效到输出稳定的时间，可见只有当地址有效经t-A后，片选有效经t-CO后，数据才能稳定输出，必须两者兼备。 根据t-A和t-CO的值，便可知当地址有效后，经t—A–t-CO时间必须给出片选有效信号，否则信号不能出现在数据线上 从片选失效到输出高阻需要一段时间t-OTD，所以地址失效后，数据线上的有效数据有一段维持时间t-OTA，以保证所读的数据可靠 ／／ 写周期t-WC是对芯片进行连续两次写操作的最小时间间隔，也就是写周期 写周期包括滞后时间t-AW、写入时间t-w、恢复时间t-WR 在有效数据出现之前，RAM的数据线上存在着前一时刻的数据D-OUT，故在地址线发生变化后，CS，WE均需滞后t-AW在有效，（等待数据线中的前一刻数据D-OUT消失），以避免将无效数据写入到RAM的错误。但是写允许WE失效后，地址必须保持一段时间，称为写恢复时间。此外，RAM数据线上的有效数据，（CPU送至RAM的写入数据）必须在CS、WE失效前的t-DW时刻出现，并延续一段时间t-DH，此刻地址线仍有效t-WR>t-DH，以保证数据可靠写入 *已经制成的RAM芯片的读写时序已经确定，所以，将它与CPU连接时，必须注意他们相互间的时许匹配关系，否则RAM将无法正常工作 无论是对存储器进行读操作还是写操作，在读周期和写周期内，地址线上的地址始终不变 动态RAM（Dynamic RAM,DRAM) 动态RAM的基本单元电路 常见的动态RAM基本单元电路有三管式和单管式两种，他们的共同特点是靠电容存储电荷的原理来寄存信息 DRAM的基本电路中的电容，如果有足够多的电荷就表示1，如果电容上无电荷表示存0 电容上的电荷一般只能维持1～2ms，因此即使电源不掉电，信息也会自动消失，为此，必须在2ms内对所有存储单元恢复一次初始状态，这个过程称为再生或者刷新 动态RAM与静态RAM相比，具有集成度更高，功耗更低的特点，所以DRAM(Dynamic Random Access Memory,DRAM)的应用更广 三管MOS组成的动态RAM基本单元电路 读出时，先对欲充电管T4置一个充电信号（在存储矩阵中，每一列共用一个T4管），使读数据线达到高电平VDD。然后由读选择线打开T2，若T1的极间电容Cg有足够多的电荷使T1导通，则因T2，T1导通接地，使读数据线降为零电平，读出0信息。所以，可以用读数据线区分存储单元中的信息是1还是0，只是与存储单元中的信息相反 即：Cg为高电平1，则T1接地，使得读数据线为低电平0，若Cg为低电平0，则T1不接地，使得读数据线为预充电的高电平1 （Cg有足够多的电荷，存的就是1，Cg没有电荷，存的就是0） 动态RAM的写入：将写信息放在写数据线上，由写选择线打开T3，这样，Cg便可以随着输入信息的不同而充放电，写入1，充电，写入0，放点 即：写选择线打开T3，Cg随着写数据线信息的不同而充放电，充电，写入1，放电，写入0 为了提高集成度，将三管动态RAM进行了简化，将T1去掉，将信息存在电容Cs上，将T2、T3合并成一个管T，便得到单管MOS动态RAM基本单元电路 读出时，字线上的高电平使T导通，如果Cs上为低电平，则数据线上无电流，读出0，如果Cs上为高电平，则数据线上有电流，读出1（一个电流被吸收了，另一个电流被憋过去了），读操作结束时，Cs的电荷已经释放完毕，所以是破坏性的读出，必须刷新 写入时，字线为高电平使得T导通，若数据线上为高电平，经T管对Cs充电，若数据线上为低电平，则Cs经T放电 动态RAM芯片举例 一个1K*1位的存储芯片，图中每一小方块代表有三个MOS管组成的三管动态RAM基本单元电路。他们排列成32*32的矩阵，每列都有一个刷新放大器用来形成再生信息和一个预充电管，芯片中有10根地址线，采用重合法选择基本单元电路 读选择线和写选择线都在行地址译码器中，行地址就是读写选择线 读数据线和写数据线在列地址译码器中，列地址就是读写数据线 读出时，先置以预充电信号，然后按行地址经译码器给出读选择信号，同时由列地址经列译码器给出列选择信号，只有在行列选择信号的共同作用下的基本单元电路才能将信息经读数据线送到读写控制电路，并从数据线D输出 写入时，在受行地址控制的行译码器给出的写选择信号下，选中芯片中的某一行，并在列地址的作用下，用列译码器的输出控制读写控制电路，只将数据线D的信息送到被选中列的写数据线上，信息就被写入到行列共同选中的基本单元电路中 单管动态RAM芯片 单管动态RAM芯片的结构示意图，是一个16K*1位的存储芯片，按理应有14根地址线，但是为了减少芯片封装的引脚数，地址线只有7根。因此，地址分两次传送，先送7位行地址保存到芯片内的行地址缓存器内，再送7位列地址保存到列地址缓存器内。芯片内有时序电路，受行地址选通RAS，列地址选通CAS，以及写允许信号WE控制 16K*1位的存储器芯片共有16K个单管MOS基本单元电路，排列成128*128的矩阵，图中的行线就是字线，列线就是数据线，128行分布在读放大器的左右两侧（左侧为0～63行，右侧为64～127行）。每根行选择线与128个MOS管的栅极相连，I／O缓冲器的一端接输出驱动器，一端接输入驱动器，可输入数据。 读出时，行列地址受RAS和CAS控制（控制分时输入），分两次分别存入行列地址缓存器。行地址经行译码后选中一行，使该行上的MOS管均导通，并分别将其电容Cs上的电荷反映到128个读放大器的一侧，读放大器的工作原理就像一个跷跷板，类似于一个触发器，其左右两侧电平相反。此外，列地址经列译码后选择一列，该列上的列地址选择管导通，就可以将读放大器右侧信号经读写线，I/O缓存器，输出至D-out端，读放大器左端的经过放大器放大后反相，原来为1，后来为0，读放大器右端的在经过放大器后，经过读写线、I/O缓冲器，与原来的信号同相 写入时，行列地址也要分别送到芯片的行列地址缓存器，经译码可选中某行列。输入信息Din通过数据输入器，经I/O缓冲器送至读／写线上，但只有被选中的列地址选择管导通，可将读写线上的信息送至该列的放大器的右侧，是放大器的右侧的信息与放大器的输入信息同相，放大器的左侧的信息与放大器的输入反相（输出的时候再次反相，所以结果正确），读放大器中的信息就可以写入到选中行的Cs中。 动态RAM时序 由于动态RAM的行列地址是分时传送的，所以分析动态RAM的时序，应注意RAS，CAS与地址的关系 1、先将RAS将行地址送入行地址缓存器，再由CAS将列地址送到列地址缓存器，因此CAS滞后于RAS的时间必须要超过其规定值 2、RAS、CAS的正负电平的宽度应大于其规定值，以保证芯片内部正常工作 3、行地址对RAS的下降沿以及列地址对CAS的下降沿应有足够的地址建立时间和地址持续时间，以确定行列地址均能准确写入芯片 =================================================================================================== 读时许 读工作方式时，读工作周期是指动态RAM完成一次读所需要的最短时间T-crd。 写时序

                                                未看

=================================================================================================== 动态RAM的刷新 DRAM刷新的过程实际上是现将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程 由于存储单元的访问是随机的，可能某些存储单元长期得不到访问，不进行存储器的读写操作，其存储单元内的原信息将会慢慢消失。因此，必须采用定时刷新的方法，它规定在规定的时间内，对动态RAM中的全部基本单元电路必做一次刷新，一般取2ms，这个时间称为刷新周期。 刷新是一行一行的，必须在刷新周期内，由专用的刷新电路来完成对基本单元电路的逐行刷新，才能保证动态RAM内的信息不丢失，通常有三种刷新方式。 1、集中刷新 集中刷新是在规定的一个刷新周期内，对全部存储单元集中一段时间进行刷新，此刻必须停止读写操作 1ms==1000us 集中刷新例子：对128*128矩阵的存储器芯片进行刷新时，如果存取周期为0.5us，刷新周期为2ms（4000个存取周期，刷新一次==存取一次，刷新时间一次存取的周期时间），对128行进行刷新共需要128*0.5us=64us，其余时间为2000us-64us=1936us用来读写信息。由于在这64us时间内不能进行读写操作，64us／2000us*100%=3.2% 2、分散刷新： 分散刷新是指对每行存储单元的刷新分散到每个存取周期内完成。其中，把机器的存取周期tc分成两段，前半段T-m用来读写或者维持信息，后半段用来刷新。如果读写周期为0.5us，则存取周期为1us。以128*128矩阵的存储芯片为例，刷新按行进行，但是不是连续进行，每128us就可以将存储芯片全部刷新一遍，比允许时间小的多，而且也不存在读写操作的死时间，但是存取周期长了，整个系统速度降低了 与集中刷新相比，每刷新一遍，真正用于刷新的时间是一样的 3、异步刷新 异步刷新是前两种方式的结合，既可以缩短死时间，又充分利用最大刷新间隔为2ms的特点。例如，对于存取周期为0.5us的128*128的存储芯片，可采取在2ms内对128行个刷新一遍，即每15.6us(2000us/128=15.6us)刷新一行，而每行刷新的时间仍然为0.5us。这样，刷新一行只停止一个存取周期，但对每行来说，刷新时间间隔仍为2ms，而死时间缩短为0.5us 如果将动态RAM的刷新安排在CPU对指令的译码阶段，由于这个阶段CPU不访问存储器，所以这种方案既克服了分散刷新需独占0.5us用于刷新，使存取周期加长且降低系统速度的缺点，又不会出现集中刷新的死区问题，从根本上提高了整机的工作效率 动态RAM和静态RAM的比较 动态RAM的应用比静态RAM的应用要多： 1、在同样大小的芯片中，动态RAM的集成度远高于静态RAM，如动态RAM的基本单元电路为一个MOS管，而静态RAM的基本单元电路可为4～6个MOS管 2、动态RAM行列地址按先后顺序输送，减少了芯片引脚，封装尺寸也减少 3、动态RAM的功耗比静态RAM小 4、动态RAM的价格比静态RAM的便宜，当采用同一档次的实现技术时，动态RAM的容量大约是静态RAM容量的4～8倍，静态RAM的存取周期比动态RAM的存取周期快8～16倍，但价格也贵8～16倍。 动态RAM容量在不断扩大，速度在不断提高，被广泛应用于计算机的主存 动态RAM的缺点 由于使用动态元件，所以动态RAM的速度比静态RAM低 动态RAM需要再生，所以需要配置再生电路，也需要消耗一部分功率，通常，容量不大的高速缓冲存储器大多用静态RAM实现 只读存储器（Read Only Memory,ROM) 随机存取存储器(Random Access Memory,RAM) ROM的原始定义，一旦注入信息既不能改变，但是随着用户的需要，总希望能修改ROM中的原始信息，所以就出现了PROM，EPROM，EEPROM PROM：可编程只读存储器 EPROM:可擦除可编程只读存储器 EEPROM：用电可擦除可编程只读存储器 对于半导体ROM而言，基本器件分为两种：MOS型和TTL型 1、掩模ROM MOS型掩模ROM，采用重合法驱动，行、列地址线分别经行、列译码器，各有32根行列选择线。行选择线与列选择线的交叉处既可以有耦合元件MOS管，也可以没有。列选择线各控制一个列控制管，32个列控制管的输出端共连一个读放大器。当地址为全0时，第0行，第0列被选中，如果其交叉处有耦合MOS元件，因其导通而使列线输出为地电平，经读出放大器反相为高电平，输出1，当地址为32，0时，此行列的交叉处没有MOS管，经列线输出高电平，经读出放大器反相为低电平，所以，可以用行列交叉处是否有耦合元件MOS管，而区分原存1还是0。这种MOS管制成后不能改变原行列交叉处是否有MOS管，所以，用户无法改变原始状态 2、PROM 可编程只读存储器 由双极型电路和熔丝构成的基本单元电路。 在这个电路中，基极由行线控制，发射极与列线之间形成一条镍铬合金制成的熔丝，集电极接电源Vcc，熔丝断和未断可区别其所存的信息时1或者0 由基本单元电路构成的16*1位双极型镍镉熔丝式PROM芯片。用户在使用前，可按需要将信息存入行列交叉的耦合元件内。如果预存0，则置耦合元件一大电流，将熔丝烧掉。如果欲存1，则耦合处不置大电流，熔丝不断。当被选中时，熔丝断掉出将读出0，熔丝未断处将读出1。已熔断的熔丝是无法再恢复的，所以这种双极型镍镉熔丝式PROM只能实现一次编程，无法再修改 3、EPROM可擦除可编程只读存储器 EPROM是一种可擦除可编程只读存储器。它可以允许用户对所存信息作任意次的修改。 目前用的较多的EPROM是由浮动栅雪崩注入型MOS管构成，又称FAMOS型EPROM 图中所示的N型沟道浮动栅MOS电路，在漏端D加上正电压，便会形成一个浮动栅，阻止源S与漏D之间的导通，致使次MOS管处于0状态。如果对D端不加正电压，就不能形成浮动栅，此MOS管便可以正常导通，呈1状态，由此，用户可按不同需要对不同位置的MOS管D端施加正电压或者不施加电压，便制成了用户所需的ROM。一旦用户需要重新改变其状态，可以用紫外线照射，驱散浮动栅，再按需要将不同位置的MOS管D端重新置于正电压，有的出新状态的ROM，所以称之为EPROM 这类芯片的外引脚线除了地址线，数据线外，还有三个电源引出头，Vcc和Vpp。其中Vcc接+5V，Vpp平时接+5V，编程时接+25V，Vss为地。CS为片选端，读出时为低电平，编程写入时为高电平。PD／progr是功率下降／编程输入端，在读出时为低电平，当此端为高电平时，可以使EPROM功耗由525mw降至132mW，当需要编程时，此端需要加宽度为50～55ms，+5V的脉冲 EPROM的改写可以用两种方法，一种用紫外线照射，但擦除时间较长，而且不能对个别需要改写的单元进行单独擦除或者重写。另一种方法用电气方法将存储内容擦除，再重写。甚至在联机条件下，用字擦除或者局部擦写或者全部擦写，这种EPROM就是EEPROM 闪速存储器Flash Memory，又称快擦型存储器，它是在EPROM和EEPROM工艺基础上产生的一种新型的，具有性能价格比更好，可靠性更高的可擦写非易失性存储器。它既有EPROM的价格便宜，集成度高的优点，又有EEPROM电可擦除重写的特性。它具有整片擦除的特点，其擦除重写的速度快。一块1M位的闪速存储芯片的擦除，重写时间，小于5us，比一般标准的EEPROM快得多，已经具备了RAM的功能， 可与CPU直接连接。它还具有高速编程的特点，例如，采用快速脉冲编程算法对28F256闪速存储芯片每字节的编程时间仅需要100 us，此外，该器件具有存储器访问周期短，功耗低以及计算机接口简单等优点 在需要周期性的修改存储信息的应用场合，闪速存储区是一个极为理想的器件，因为它至少可以擦写／编程10000次，这足以满足用户的需要，闪速存储器Flash Memory 比较适合作为一种高密度非易失的数据采集和存储器件，在便携式计算机，工控系统，以及单片机系统中得到大量应用，近年来已将它用于微型计算机中存放输入输出驱动程序和参数。 非易失性，长期反复使用的大容量闪速存储器还可以代替硬盘，例如，在笔记本手掌型袖珍计算机中都大量采用闪速存储器做成固态硬盘代替磁盘，是计算机的平均无故障时间大大延长，功耗更低，体积更小，消除了机电式磁盘驱动器所造成的数据瓶颈

                                    存储器与CPU的连接

存储器容量的扩展 由于单片存储芯片的容量总是有限的，很难满足实际的需要，因此，必须将若干存储芯片连在一起才能组成足够容量的存储器，称为存储容量的扩展，通常有字扩展和位扩展 位扩展 位扩展是指增加存储字长，例如，2片1K*4位的芯片可组成1K*8位的存储器，例如将两片存储器组成一个字更长的存储器，地址线A0～A9，CS，WE都分别连在一起，其中的一片数据线作为高位D7～D4，另一片数据线作为低4危D3～D0.这样，便构成了一个1K*8位的存储器 16K*1位的存储芯片，存储字长为，1.16K*8，存储字长为8 字扩展 字扩展是指增加存储器字的数量。例如，用2片1K*8位的存储芯片可以组成一个2K*8位的存储器，即存储字数增加了一倍。 在此，用A10作为片选信号。由于存储芯片的片选输入端要求低电平有效，故当A10为低电平时，CS0有效，当A10为高电平时，反相后CS1有效，但是由于字长没有变，所以数据线的数量没有变（可以理解为1根线代表一个1或者0） 字、位扩展 字位扩展是指既增加存储器的数量，又增加存储字的字长。比如用8片1K*4位的芯片组成4K*8位的存储器。每两片构成一组1K*8位的存储器，4组便构成4K*8位的存储器。地址线A11，A10经片选译码器得到4个片选信号CS0，CS1，CS2，CS3，分别选择其中1K*8位的存储芯片。WE为读写控制信号。 存储器与CPU的连接时，特别要注意片与片之间的地址线，数据线和控制线的连接 1、地址线的连接 存储芯片的容量不同，其地址线数量也不同，CPU地址线数往往比存储芯片的地址线数量多。通常总是将CPU地址线的低位与存储芯片的地址线相连，CPU地址线的高位或在存储芯片的扩展时使用，或作为其他的用途，比如片选信号。例如，设CPU地址线为16位，A0～A15，可将CPU的低位地址A9～A0与存储芯片的地址A9～A0相连。 存储芯片与CPU的数据线的连接 存储芯片的数据线数量与CPU数据线数量也不相同，这时，必须对存储芯片扩位，使其数据位数与CPU的数据线数相等。 读／写命令线的连接（WE线的连接） CPU读写命令线一般可以直接与存储芯片的读写控制端相连，通常高电平为读，低电平为写。有些CPU的读写命令线是分开的，此时CPU的读写命令线则应该与存储芯片的读允许命令线控制端和写允许命令线控制端直接相连 片选线的连接 片选线的连接时CPU与存储芯片正确工作的关键。存储器有许多存储芯片组成，哪一片被选中完全取决于该存储芯片的片选控制端CS是否能接受到来自CPU的片选有效信号。片选有效信号与CPU的访存控制信号MREQ（低电平有效）有关，因为只有当CPU要求访存时，才选择存储芯片。如果CPU访问I/O，则MERQ为高电平，表示不要求存储器工作。此外，片选有效信号还与地址有关，因为CPU的地址线往往多于存储芯片的地址线，所以那些未与存储芯片连上的高位地址必须和访存控制信号MREQ共同产生片选信号，通常要用到一些逻辑电路，如译码器及其他各种门电路，来产生片选有效信号。 合理选择存储芯片 合理选