常见的 COMS 跨导放大器的结构如图所示 2.1 所示。主要包括四个部分：一级输入级放大电路、二级放大电路、偏置电路和相位补偿电路。 图2.1

一级电压增益为：Gm1R1，Gm1为M1,2跨导，R1为M2、M4输出阻抗并联。二次电压增益为：Gm2R2，Gm2为M6跨导，R2为M6、M7输出阻抗并联。 直流电压总增益为：Gm1Gm2R1R2＝gm1gm6(ro2//ro4)(ro6//ro7) 将 VGS－VT简写作 VGST，有： 电阻 ro以下决定： 其中 λ 是沟长调制系数，VE 对于厄利电压，L 管道的有效沟通长度。 将gm和ro分别替换得到： 可以看出，两级运输的直流增益和过驱动电压 VGST和λ成反比，而 L 增大λ因此，为了获得较高的增益，应选择较小的过驱动电压和较大的沟长。

位于线性区M14作为两级运输的调零电阻，其中 M14 管道电阻为： 我们设置偏置电流 M11 与 M14 源极电压相同，使得VGS11＝VGS14，需满足：VGS13＝VGS6，从而： 并且 将上式带入Rz

我们得到：

如下图所示：两级操作放大电路小信号等效模型： 其中，R1、R2分别和第二级输出阻抗，C1＝Cdb2＋Cdb4＋Cgs6（Cgs6为C一、C2＝Cdb6＋Cdb7＋CL（CL为C2主要成分) 列KCL节点电流方程：

解KCL方程并化简零极点得到：

P1＝1/(Gm2R1R2Cc) P2＝Gm2/C2 P3＝1/RzC1 Z＝1/Cc(Rz-1/Gm2)

Av＝Gm1Gm2R1R2 GBW＝Gm1/Cc

通过调节M14和M11的长宽比可以调节Rz实现移动右半平面零点的作用。若将零点移到左半平面并与第二极点重合，则可消除第二极点，这要求： 但在实际电路实现中，当负载电容在运输过程中发生未知或变化时，很难准确抵消零和二极。另外，即使在设计时使得零点的位置等于第二极点，由于工艺波动和寄生电容的影响，会使得 Rz 与电路中的其他相关参数偏离原设计值，使两者不能完全抵消，但会形成相邻的零极端对，对电路的瞬态性能产生不利影响。

如果将零点移到左半平面，则略大于 GBW 的位置（一般为 1.2 倍 GBW 处)，使相位先进，可提高电路的稳定性。这需要： 同时使非主极点 p2在 1.5GBW 处，这种方法用于补偿相位。

设计指标如下表

1.选择Cc的大小。 Cc取值通常为CL的三分之一左右，暂取1.5pf。考虑压摆率指标（IDS5/Cc≥30V/us），得IDS5≥45uA。 2.分配各支路电流。 IDS5＝50uA IDS7＝200uA ID8＝ID9＝10uA，270uA×1.8V＝0.486mW（＜0.5mW），满足静态功耗指标。 3.相位补偿。 由1/Cc(Rz-1/Gm2)＝1.2×Gm1/Cc，Gm2＝1.5×Gm1/Cc，得Rz＝(1/1.2＋gm1/gm6)×1/gm1; gm6/gm1≈5。 4.选择过驱动电压。 VDSAT1.降低有助于提高电压增益、共模抑制比和电源抑制比，在相同电流的前提下，过驱动越小，跨导越大。VDSAT尽量取小，这里取VDSAT1＝100mV。 5.计算M1,2宽长比。 已知 ID1＝25μA，VDSAT1＝0.1V，计算得：(W/L)1,2≈37。 6.计算 M3,4、M6、M5和 M7的宽长比。 为使M5不进入线性区，VDSAT5不要太大，取VDSAT5＝300m，得(W/L)5＝8.为了方便别人MOS管设计，取(W/L)5＝10；ID7＝4ID5，故(W/L)7/(W/L)5＝4/1，得(W/L)7＝40；由gm6/gm1＝5，ID6＝8ID1＝8ID4，计算得：VDSAT6≈160mV，(W/L)6≈180；且VGS4近似等于VGS6，有(W/L)3,4/(W/L)6＝1/8，得(W/L)3,4＝21.875，取(W/L)3,4＝22。 7.计算 M8,9、M10,11、M12、M13的宽长比和 RB 的阻值。 取(W/L)12＝4*W/L)13；由VGS13＝VGS6可得，(W/L)13＝(IRB/ID6)×(W/L)6,(W/L)13＝9,因此W/L)12＝36；带入式IB表达式中的可解：RB≈8061Ω；ID9/ID7＝10uA/200uA＝(W/L)/(W/L)7，得(W/L)9＝(W/L)8＝2；将Rz＝(1/1.2+gm1/gm6)×(1/gm1)带入Rz表达式求解，取(W/L)14＝16,计算得(W/L)10,11＝2。

至此器件参数设计完成，由于沟道调制效应以及体效应的影响，各支路电流、MOS管跨导及过驱动电压较设计值会存在一定误差，并且由与M6管宽长比很大，将引入很大的寄生电容，使得C1变大，P3极点变小，使相位裕度减小，将在后面的电路仿真讨论。 最终得到的器件参数如下:

使用Cadence virtuoso IC618对该两级运放进行电路仿真，采用tsmc65nm工艺库完成电路搭建，如下图所示：

完成电路原理图搭建后，在ADE L 仿真器中输入预设参数，选择DC分析，输入共模电平为0.9V。

DC仿真结果如下： 由于沟道调制效应以及体效应的影响，IRB实际值小于10uA，减小RB值使IRB接近10uA，并且由于W/L1较W/L5大很多，M1,2过驱动电压将远小于M5，这就容易使M1、M2进入亚阈值区，这里M1、M2选择低阈值NMOS管。输出共模电平为980mV。

输入共模范围即放大器第一级所有 MOS 管工作在饱和区的共模输入电压范围。共模输入范围仿真方法如下： calculator-OS可查看器件DC参数，选中M0、M3的region参数，查看器件的工作区域，其中region＝0为关断区，region＝1线性区，region＝2饱和区，region＝3亚阈值区，region＝4击穿区。 DC参数扫描，设置变量为VIN_CM，扫描范围为（0，1.8V）,扫描结果如下： 共模输入范围为（0.4V，1.62V）

该两级运算放大器的最大输出电压摆幅为VDD-2*VDSAT，输出电压摆幅仿真方法如下： 在运放一端施加0.9V电压，另一端在0.9V±10mV范围内扫描DC电压，同时画出VOUT： 在0.9V±1mV范围内继续扫描DC电压： 输出电压范围为：（175mV，1.66V），输出电压摆幅为(1.66-0.98)×2＝1.36V

ac小信号仿真结果如下： 仿真结果显示GBW和PM均小于设计指标。PM小于45°，因此P2位于GBW内，且P2＝gm6/2πCL≈100MHz＞GBW。 分析发现W/L6很大，导致其寄生电容很大（约为1.45pF），1/(RzC1)≈48MHz 将M6的W、L同时减半以减小该寄生电容，仿真发现：

Cgs减小为0.36pF,PM约为60.7°，GBW约为54.55MHz满足指标要求，但由于M6沟道长度减半，沟道调制效应变得更加显著，为了平衡M6、M7电流，输出共模电平升高，将极大减小输出电压摆幅。 因此，仍保持M6宽长不变，尝试移动左零点补偿该寄生电容引起的极点。 M14的宽长比控制着Rz的大小，通过扫描M14的宽长比发现，当W/L14＝12时，满足GBW指标要求,但仍不满足PM指标。 为了获得更好的PM和GBW指标，将W/L1修改为50，W/L10和W/L11修改为1，W/L14修改为9，对Cc值进行参数扫描：

Cc修改为2pF，PM和GBW均达到指标要求，适当的增大Cc可以获得更好的相位裕度，但Cc增大同时会减小GBW和压摆率。

PSRR+： 正电源抑制比(66.3+5.45)≈72dB PSRR-： 负电源抑制比(66.3+19.54)≈86dB

给差分输入管一端施加脉冲阶跃信号，选择tran分析，画出VOUT输出曲线，点击measurement-transient measurement，仿真得压摆率为28.9V/us＞20V/us

由于第二级噪声等效到输入端需要除以第一级增益，因此两级运放的噪声集中在第一级。输入噪声电压由热噪声和闪烁噪声两部分组成： 在中低频段，闪烁噪声为主要部分，其等效输入参考噪声电压为： 所以，一般采用增大输入管面积的方法来优化电路的噪声性能。

noise仿真结果如下：

输入参考噪声电压为48.17nV/ √Hz@1KHz。

Cadence仿真结果见下表：