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1.计算机组成原理，For Students of Computer Science 2. X1,Y1任意为1且C0为1，即：，形成C2的条件:,1.X2,Y2均为1; 2. X2,Y2任意为1且X1,Y1均为1 3. X2,Y2任意为1同时X1,Y1任意为1且C0为1,即:,C2=X2Y2 (X2 Y2) X1Y1 (X2 Y2) ( X1 Y1)C0,(2.14),C4=X4Y4 (X4 Y4) X3Y3 . ( X1 Y1)C0,C3=X3Y3 (X3 Y3) X2Y3 . ( X1 Y1)C0,定义: Pi=Xi Yi 称为进位传递函数 Gi=XiYi 称为进位产生函数，下面介绍进位。
2、传递函数Pi, (pass) 进位产生函数Gi的概念 (generate),Gi意思是：当 XiYi 均为1时，肯定会产生向高位的产生 进位. Pi意思是：当Xi和Yi当其中一个是1时，如果同时有低位输入，本位也将传输到高位.,(2.18),(2.19),(2.16),(2.17),将Pi ,Gi代入Ci得到：,C1=G1 P1C0 C2=G2 P2C1= G2 P2(G1 P1C0)= G2 P2G1 P2P1C0 C3=G3 P3 G2 P3 P2G1 P3 P2P1C0 C4=G4 P4 G3 P4 P3 G2 P4 P3 P2G1 P4 P3 P2P1C0,(2.2。
3.0)当全加器输入均取反码时，其输出均取反码。(应用反演律或非、和或非表示反演律)将上述公式改写如下: C1=P1 G1C0 C2=P2 G2P1 G2G1C0 C3=P3 G3 G2 G3G2P1 G3G2G1C0 C4=P4 G4P3 G4G3P2 G4G3G2P1 G4G3G2G1C0 由Pi、Gi定义，也可以将半加和改写成以下形式：Hi=PiGi(2.28),(2.24),(2.25),图2.14 第二章四位先进加法器 计算机的逻辑部件(加法器) 思考问题，1.设置n位数据加，采用串行进位法，将低位延迟到高位t1.一个全加器完成加法的时间是t二、一次加。
4.法操作所需的时间是。((n-1)t1 t2) 2.计算机字长64位，加法器每4位组成一组，每4组组成一组，全加法器进位延迟20位ns，求和延迟时间为30ns，小组内并行进位的延迟时间为20ns，请回答完成加法操作的时间： (1)串行进位 (2)并行进入小组，串行进入小组 (3)采用两级分组，小组并行进位，大组也并行进位，大组串行进位 (4)两级分组，组内、组内、组间并行进位，30、20、Y0,X0,F0,C1,C0,第0位,Y1,X1,F1,C2,第1位,Y2,X2,F2,C3,第2位,Y3,X3,F3。
5、,C4,第3位,1. 假设全加器进位延迟时间为20ns,求和延迟时间为30ns.,40、60、80、0、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、40、60、80、80、80、80、80、80、80、80、80、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、30、3ns,进位延迟20ns,第0，第1，第2，第3*3 30,第2章 计算机的逻辑部件(加法器) 思考题，第二题，2.当加数为全1时，加法最长时间为1其余为0)时，加法时间最长，今天计算一次加法的最长时间(最后一次加法同时进行) (1)=串行进位时间63位 加法时间=63*20 30=1290ns (2)并行进入小组，串行进入小组 =小组串行进位 加法时间=15*20 30=330ns (3)采用两级分组，并行进入小组，并行进入大组。
6.进位，大组间串行进位 =小组形成PG时间 大组间串行进位 加法时间 =20 4*20 30=130ns (4)两级分组，组内、组内、组间并行进位 = 产生PG时间 大组间进位 第四组进位延迟时间 加法时间 = 20 20 20 30=90ns,2.1.4 算术逻辑单元(简称ALU)ALU是功能强大的组合逻辑电路。它可以进行多种算术和逻辑操作。它可以进行多种算术和逻辑操作。ALU基本逻辑结构是先进的进位加法器，它通过改变加法器的进位产生函数G和进位传递函数P来获得多种操作能力。以下是介绍SN74181型四位ALU介绍了中规模集成电路ALU的原理。在图2.在15中功能表中，加表示算术加 ”表示逻。
7、辑加。它可以执行16种算术操作和16种逻辑操作，M是状态控制端，M=H,执行逻辑操作；M=L执行算术操作。S0 S三是运算选择端，它决定了电路执行哪种算术操作或逻辑操作。,S0 S1 S2 S3 L L L L L L L H L L H L L L H H L H L L L H L H L H H L L H H H H L L L H L L H H L H L H L H H H H L L H H L H H H H L H H H H,A A B AB “0” AB B AB AB A B AB B AB “1” A B A B A,A A B A B 减1 A加(AB) (AB)加(。
8、A B) A减B减1 (AB)减1 A加(AB) A加B (AB)加(A B) (AB)减1 A加A A加(A B) A加(A B) A减1,A 1 (A B)加1 (A B)加1 “0” A加(AB)加1 (AB)加(A B)加1 A减B AB A加(AB)加1 A加B加1 (AB)加(A B)加1 (AB) A加A加1 A加(A B)加1 A加(A B)加1 A,正 逻 辑,M=H 逻辑运算,M=L算术运算,Cn=1 Cn=0,图2.15 四位ALU功能表,图2.15 四位ALU逻辑图，第二章 计算机的逻辑部件(ALU) SN74181,以S3S2S1S0=HLLH时为例，当M=L： 门1。
9、4输出为：AiBi,门58输出为：Ai Bi. 根据进位和传递函数的定义，门14，门58Ai、 Bi为输入的Pi、Gi. 门21、23、25、27为半加和。 门13、14、15、16、19为超前进位的Cn,C0,C1,C2,C3。 F30是以(A3、A2、A1、A0)、(B3、B2、B1、B0)及Cn全加和的反码。 当Cn=1时，F=A加B 当Cn=0时，F=A加B加1 当M=H：Fi=AiBi= AiBi,四片74181电路可组成16个ALU。下图中进位快，但片间进位是逐片传递的，所以总形成时间还是比较长的。,如果把16位ALU每四位作为一组，以类似的位置快速进入位置。
法律实现16位ALU(四片ALU组成)，然后你可以得到16位快速ALU。推导过程: 图 2.10.与前面提到的进位产生函数Gi定义相似，四位一组的进位产生函数GN以下四个条件中有一个是1： (1) X3，Y均为1，即G3=1； (2) X3，Y其中一个是1X2，Y均为1，即P3G2=1； (3) X3，Y三中有一个是1，同时X2，Y其中一个是1X1，Y均为1，即P3P2G1=1； (4) X3，Y其中一个是1X2，Y其中一个是1X1，Y1中有一个是1X0，Y均为1，即P3P2P1G0=1。依此。
11、，可得GN表达式为： GN=G3 P3G2 P3P2G1 P3P2P1G0 (2.29)四位一组进位传递函数PN1的条件如下：X3，Y其中一个是1X2，Y其中一个是1X1，Y1中有一个是1X0，Y0中有一个是1。依此，可得PN的表达式为 PN=P3P2P1P0(2.30) 把图2.10所示的第0片ALU向第片、第片向第片、第片向第片传输的进位分别命名为Cn X、Cn Y、Cn Z,只要把式(2.20)、(2.21)、(2.22)中的G1，G2，G3分别换以GN0，GN1，G2，把P1，P2，P3分别换以PN0，PN1，P2，把C0换以Cn，即可。
12、得Cn X，Cn Y、Cn Z表达式如下：图2.17 与74181型ALU连用先进位生成电路，图2.18 16位快速ALU,第2章 计算机逻辑部件(2.1.4 算术逻辑单元),译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。 有24译码器，38译码器(8选1译码器) 和416译码器(即16选1译码器)等。 本书介绍了24译码器的组成和应用，如：38译码器，即8选1译码器有三个输入信号：C、B、A(A三位二进制数可以形成8个不同的数字，因此可以单独选择输出Y0 到Y7某个输出故称为 8选1译码器。信息手册中的型号为74138。,。
13、第2章 计算机逻辑部件(2.1.5 译码器),下图分别为译码器引脚图和输入输出真值表 其中：G1、G2A、G2B为芯片选择端，G1高电 平有效，而G2A、G2B对低电平有效。,74LS138,第2章 第二章计算机逻辑部件(译码器) 计算机的逻辑部件(ALU) SN逻辑功能是在地址选择信号的控制下，从多路数据中选择一个作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：F,地址A1A0 输出F 0 0 D0 0 1 D1 1 0 D2 1 1 D3,第2章 计算机逻辑部件(2.1.6 数据选择器)，S1 S0,Di,E,Y,1,0,1,0,0 1,0 0,0,0,0。
14、,0,D3,D2,D1,D0,D0,D1,D2,D3,第2章 计算机逻辑部件(2.2 时序逻辑电路)、触发器、电位触发器:0或1电平直接触发 边缘触发器：正跳变（上升边缘）触发或负跳变下降边缘 主-触发主分级触发，主要用于组成计数器、寄存器和移位寄存器，计数器，第二章 计算机逻辑部件(2.2 时序逻辑电路)、寄存器、移位寄存器、计数器、寄存器是计算机临时存储数据、指令等的重要组成部分。它由触发器和一些控制门组成。它由触发器和一些控制门组成。D触发器和锁定器常用于寄存器。,计数器是计算机和数字仪表中常用的电路。有同步计数器和异步计数。
十五、器两类。 计数器按计数顺序分为两类：二进制和十进制。阵列逻辑电路近年来发展迅速。阵列是指在硅芯片上以阵列的形式排列逻辑元件。该电路具有设计方便、芯片面积小、产品成品率高、用户自编程、降低系统硬件规模等优点 计算机逻辑部件(2.3 阵列逻辑电路)，常有： 读写存储器(random access memory，简称RAM) 只读存储器(read only memory，简称ROM) 可编程逻辑阵列(programmable logic array，简称PLA) 可编程序阵列逻辑(programmable array logic，简称PAL) 通用阵列。
16、逻辑(general array logic，简称GL) 门阵列(gate array，简称GA) 宏单元阵列(macrocell array，简称MA) 可编程门阵列(programmable gate array，简称PGA),一般把除读写存储器的阵列逻辑电路统称为可编程序逻辑器件(programmable logic devices，简称PLD)。在本节中将介绍ROM，PAL，PLA，GAL，GA，MA和PGA等器件。,ROM 的结构,只读存储器(read only memory，简称ROM)也是一类重要的阵列逻辑电路。在计算机中，常常要存储固定的信息(如监控程序、函数、常数等)。RO。
17、M主要由全译码的地址译码器和存储单元体组成，前者是一种“与”阵列(组成全部地址的最小项 )，后者则是“或”阵列，它们都以阵列形式排列。存储体中写入的信息是由用户事先决定的，因此是“用户可编程”的，而地址译码器则是“用户不可编程”的。,ROM的类型 1)EPROM：熔丝型；一次熔断，不能更改。 (2)EEPROM(E2PROM)：紫外线擦除或电擦除型，可反复修改。 MROM：掩模型，制造厂商制造时同时做好。,第2章 计算机的逻辑部件(2.3.1 只读存储器ROM),1011,保留熔丝:0 熔断：1,A0A1A2,0 0 0 0,A0A1A2,第2章 计算机的逻辑部件(2.3.2可编程序逻辑阵列 。
18、PLA ),可编程序逻辑阵列(programmable logic array，简称PLA)是ROM的变种，也可以说是一种新型的ROM。它和ROM不同之处是PLA的与阵列、或阵列都是用户可编程的。PLA在组成控制器、存储固定函数以及实现随机逻辑中有广泛的应用。,下面通过把一张信息表(表2.1)存入PLA的过程来说明它的原理。,将Fi中每个不同的乘积项都用Pi表示,1.信息表,2.写出Fi的与或式,第2章 计算机的逻辑部件(2.3.2可编程序逻辑阵列 PLA ),3.P0P7=？,思考题： Pi相当于ROM阵列中的哪种逻辑？ Fi相当于ROM阵列中的哪种逻辑？,4.将信息存入PLA阵列中 将Pi。
19、存入PLA的与阵列中(二极管组成的与阵列) 将Fi存入PLA的或阵列中(三极管组成的或阵列),问题1： 当I0=1时、F0=？ 当I0=0时、F0=？,问题2：当I3I2I1I0=1011时，F0F7=？,问题3：相对于ROM来说，PLA具有哪些特点？,5.PLA器件的电路图,问题： (1)输入、输出和P项分别是多少个？ (2)存储阵列是多大？ (3)异或门的输入端通过熔丝接地具有哪些作用？,例1：若 ，如何利用图2.35所示的PLA器件生成逻辑函数F？(其中Pi是关于I0I15逻辑与运算),解：选用两片PLA的F0生成逻辑函数F：,将第一片的F0异或门输出端熔丝烧断,将第二片的F0异或门输出。
20、端熔丝烧断,将第一、二片的F0做“线与”并记为F,画逻辑图,例2：利用PLA电路实现具有二-十进制(BCD码)输出及循环码输出的十进制计数器。,1)利用四个正沿D触发器作为计数元件，DA=？DB=？DC=？DD=？,同理有：,2)DA、DB、DC、DD表达式中不同的因子用Pi表示,3)循环码K、L、M、N、P=？,4)将Pi项存入PLA与逻辑中；将DADD、W、X、Y、Z、K、L、M、N、P存入PLA或逻辑：,问题：当QDQCQBQA=0101, 下一个时钟的上升沿到来后，WXYZ=？KLMNP=？,0110,11110,第2章 计算机的逻辑部件(2.3.3可编程序阵列逻辑PAL ),可编程序。
21、阵列逻辑(programmable array logic，简称PAL)也是ROM的变种，它和ROM不同处是PAL的与阵列是用户可编程的，而或阵列是用户不可编程的。PAL在计算机中也有广泛的应用。,第2章 计算机的逻辑部件(2.3.4通用阵列逻辑GAL ),通用阵列逻辑(general array logic，简称GAL)是一种比PAL功能更强的阵列逻辑电路。在它的输出有一个逻辑宏单元，通过对它的编程，可以获得多种输出形式，从而使功能大大增强。,第2章 计算机的逻辑部件 2.3.5 门阵列(GA)、宏单元阵列(MA)、标准单元阵列(SCA),门阵列(gate array，简称GA)是一种逻辑功。
22、能很强的阵列逻辑电路。在芯片上制作了排成阵列形式的门电路，根据用户需要对门阵列中的门电路进行互连设计，再通过集成电路制作工艺来实现互连，以实现所需的逻辑功能。 宏单元阵列(macrocell array，简称MA)是一种比GA功能更强、集成度更高的阵列电路，在芯片上排列成阵列的除门电路外还有触发器、加法器、寄存器以及ALU等。 标准单元阵列又称为多元胞阵列(p01ycellarray)，它以预先设计好的功能单元(称为标准单元或多元胞)为基础，这些单元可以是门、触发器或有一定功能的功能块(如加法器)。在标准单元阵列中，所有单元都是根据用户逻辑图的需要安排在芯片上，没有浪费，所以不是半用户器件，而。
23、是用户器件。,第2章 计算机的逻辑部件(2.3.6 可编程门阵列PGA ),可编程门阵列(programmable gate array，简称PGA)是一种集编程设计灵活和宏单元阵列于一体的高密度电路。它与GA，MA的一个区别在于，PGA内部按阵列分布的宏单元块都是用户可编程的。即用户所需逻辑可在软件支持下，由用户自己装入来实现的，而无需集成电路制造工厂介入，并且这种装入是可以修改的，因而其连接十分灵活。 它主要由四个部分组成： (1)可编程序逻辑宏单元(CLB)。(2)可编程序输入输出宏单元(10B)。(3)互连资源。(4)重构逻辑的程序存储器。,第2章 计算机的逻辑部件(习题),1.串行加。
24、法器和并行(超前进位)加法器有何不同？影响加法运算速度的关键因素是什么？ 2.在超前进位加法器中，进位传递函数Pi和进位产生函数Gi表示什么意义？,第2章 计算机的逻辑部件(习题),3.采用4位二进制加法器和必要的门电路，设计2位十进制加法器电路，其输入为十进制余3码，要求结果(和)为8421码形式。4位二进制加法器逻辑框图如图所示。,C入,C出,A3 A2 A1 A0,B3 B2 B1 B0,F3 F2 F1 F0,第2章 计算机的逻辑部件(习题),KEY TO Question Three: 两位1位余3码数据相加，如果产生进位，本位的和即为8421码形式的十进制数；如果不产生进位，则要减。
25、去6才是8421码的十进制数，-6的补码为1010。,A3 A2 A1 A0,B3 B2 B1 B0,A7 A6 A5 A4,B7 B6 B5 B4,F3 F2 F1 F0,F3 F2 F1 F0,图 两位十进制加法器,4.(P66 习题2.4)设计用若干个全加器和若干个与门、或门实现的8421码十进制加法器单元电路。,用8421BCD码相加时，也是位对位相加。但是由于8421BCD在加法运算中，1位十进制数由4位二进制码组成，每1位二进制码运算时是“逢二进一”，4位将是“逢十六进一”，而十进制数相加是“逢十进一”，这样就造成了十进制数运算和8421BCD码运算时，进位差6。也就是说，当十进制。
26、数需发生进位时，8421BCD码的4位二进制数还差6才能是第4位发生进位。反之，如果BCD码产生了进位，而本位结果比十进制数也差6。因此，要在运算结果中加6修正。 这样，构成两个1位BCD码相加时，必须由三部分组成：一部分进行加数和被加数相加；第二部分判别是否加以修正，即产生修正控制信号；第三部分完成加6(0110)修正。第一部分和第三部分均由4位全加器实现。第二部分判别信号的产生，应在4位8421BCD相加有进位信号CO产生时，或者和数在1015的情况下产生修正控制信号F，所以F应为,4.(P66 习题2.4)设计用若干个全加器和若干个与门、或门实现的8421码十进制加法器单元电路。,根据上述分析及F信号的函数表达式，可得到两个1位8421BCD码相加的电路，如图所示。