【题目精刷】2022AMD-数字IC

startpoint: din_reg  (rising edge-triggered flip-flop clocked by CLK)， Endpoint:   dout_reg (rising edge-triggered flip-flop clocked by CLK). Path troup: CLK. Path Type: max Point                     Incr     Path clock CLK (rise edge)     0.00 0.00. clock network delay(idea1) 0.00 0.00 din_reg/CK (DFFX1)         0.00 0.00 din_reg/Q (DFFX1)         24.86 24.86 U3/X(BUFX1)                 7.46 32.31 dout_reg/D (OFFX1)         0.00 32.31 data arrival time  32.31 clock CLK (rise edge)     50.00 50.00 clock network delay (ideal) 0.00 50.00 clock uncertainty         -5.00 45.00 dout_reg/CK (DFFX1)      0.00 45.00 library setup time         7.90 37.10 data required time  37.10 data required time  37.10 data arrival time  -32.31 slack (MET)  4.78  

• A. 32.31
• B. 50
• C. 37.10
• D. 4.78

根据时序报告看时钟周期。

clock CLK (rise edge) 50.00 50.00

• A. A static method has no access to non-static members (class properties or methods).
• B. A static method can directly access static class properties or call static methods of the same class.
• C. Static methods can be virtual
• D. The static class properties can be used without creating an object of that pe.

方法可以声明为静态。

• 静态方法受所有类作用域和访问规则的约束，但其行为类似于可以在类外调用的常规子程序，即使没有类的实例化。
• 静态方法不能访问非静态成员（类属性或方法），但可以直接访问静态类属性或调用同一类的静态方法。
• 在静态方法主体中访问非静态成员或特殊this句柄是非法的，会导致编译器错误。
• 静态方法不能是虚的。

• A.-12V
• B.12V
• C.-16V
• D.16V

图片是网上找的。

• A. T - Tco - Tsu - Thold - (T1-T2)
• B. T - Tco - Tsu + Thold - (T1-T2)
• C. T - Tco - Tsu - (T1-T2)
• D. T - Tco - Thold - (T1-T2)

建立关系： T1 + Tco + Tcomb + Tsu < T2 + T 保持关系： T1 + Tco + Tcomb > T2 +Thold

则： Tcomb < T - (T1-T2) - Tco - Tsu Tcomb > -(T1-T2) -Tco + Thold

选项好像不对？还是说这里的 the output delay of the D flip-flop: Tco 有其他含义？

create_clock [get_ports MST_CLK_PORT] -name MST_CLK -period 1000 -waveform {0 500}
create_generated_clock [get_ports GEN_CLK_PORT] -name GEN_CLK -source [get_ports MST_CLK_PORT] –master_clock MST_CLK -edges {1 3 5}  

• A. 1000ps
• B. 2000ps
• C. 3000ps
• D. 5000ps

MST_CLK 的周期是 1000ps。 -edge：作为一个对应源时钟边沿的整数列表，表明从哪个沿产生生成时钟的边沿。时钟沿的个数为奇数个，至少3个。由1开始计数，表示第一个上升沿。 -edges {1 3 5} 则表示主时钟的第 1，3，5个边沿对应生成时钟的边沿。也就是二分频。

• A. UVM test termination is using raise/drop uvm_object
• B. When we set the verbosity to UVM_LOW, the message with UVM_NONE cannot be issued.
• C. If we set the configuration object in test layer, both subcomponents and sequences can retrieve its handle.
• D. In SV language, It fails to cast a null pointer to an object. “$(abc, null);”

参考：《UVM实战》 A: UVM中通过objection机制来控制验证平台的关闭。在每个phase中，UVM会检查是否有objection被提起（raise_objection），如果有，那么等待这个objection被撤销（drop_objection）后停止仿真；如果没有，则马上结束当前phase。 B: 冗余度阈值。UVM通过冗余度级别的设置提高了仿真日志的可读性。在打印信息之前，UVM会比较要显示信息的冗余度级别与默认的冗余度阈值，如果小于等于阈值，就会显示，否则不会显示。默认的冗余度阈值是UVM_MEDIUM，所有低于等于UVM_MEDIUM（ 如UVM_LOW）的信息都会被打印出来。

typedef enum
{ 
        
    UVM_NONE = 0,
    UVM_LOW = 100,
    UVM_MEDIUM = 200,
    UVM_HIGH = 300,
    UVM_FULL = 400,
    UVM_DEBUG = 500
} uvm_verbosity;

C: D: 给 abc 对象赋空指针。$cast()

• A. A code coverage rate of 100 percent indicates that code bugs have been eliminated
• B. Code coverage includes functional coverage
• C. Code coverage includes conditional coverage
• D. Code coverage includes statement coverage

用测试平台覆盖的设计内的语句、块、路径等的百分比就是该测试平台的代码覆盖率。 大多数HDL仿真器支持的代码覆盖率参数包括：

• A. Translate
• B. Mapping
• C. Optimization
• D. Over Constraint

Synopsys综合工具DC处理流程 ：synthesis＝translation＋mapping＋optimization

1. translation：把设计的HDL描述转化为GTECH库元件组成的逻辑电路；GTECH库是Synopsys公司提供的通用的、独立于工艺的元件库。
2. mapping：将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。
3. optimization：根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。

• A. Before
• B. During
• C. After
• D. All of the above

• 寄存器的建立时间：指在时钟上升沿到来之前数据必须保持稳定的时间。
• 寄存器的保持时间：指在时钟上升沿到来之后数据必须保持稳定的时间。
• 寄存器的恢复时间：复位/置位信号到来后到时钟翻转到达的时间。也被称为复位/置位信号的建立时间。
• 寄存器的移除时间：时钟边沿之后复位/置位信号必须保持有效的时间。也被称为复位/置位信号的保持时间。

• A. Clock transition
• B. Clock skew
• C. Clock network delay
• D. Clock jitter

时钟转换：时钟电平转换。 时钟偏斜：是一个信号时钟沿着同一个时钟网络到达源寄存器和目标寄存器的时间差。 时钟网络延迟：由于时钟布线带来的延迟。 时钟抖动：某一点给定点上时钟周期发生短暂的变化，即相邻两个时钟周期之间存在的时间差值。

• A. 4x
• B. 5x
• C. 6x
• D. 8x

网上找的图，不一定对，这个图的的意思是metal pitch是两块金属中间位置的间隔，这里就是线宽加上中间间隔。

• A. High speed
• B. Low leakage current
• C. Small cell size
• D. None of above

低阈值标准逻辑单元速度快、漏电流大。 高阈值标准逻辑单元速度慢、漏电流小。

• A. Use higher advanced process
• B. Shut down some useless logic modules
• C. Raise voltage
• D. Lower frequency

CMOS 电路功耗类型：

• 动态功耗：负载电容充放电引起的功耗。
• 静态功耗：漏电流引起的功耗。

P = 1 2 ⋅ C ⋅ V D D 2 ⋅ f ⋅ N S W ⏟ 翻 转 功 耗 + Q S C ⋅ V D D ⋅ f ⋅ N S W ⏟ 短 路 功 耗 ⏞ 动 态 功 耗 + I l e a k ⋅ V D D ⏟ 漏 电 流 功 耗 ⏞ 静 态 功 耗 P=\overbrace{\underbrace{ \frac{1}{2}·C·V^2_{DD}·f·N_{SW}}_{翻转功耗} + \underbrace{Q_{SC}·V_{DD}·f·N_{SW}}_{短路功耗}}^{动态功耗} + \overbrace{\underbrace{I_{leak}·V_{DD}}_{漏电流功耗}}^{静态功耗} P=翻转功耗 21​⋅C⋅VDD2​⋅f⋅NSW​​​+短路功耗 QSC​⋅VDD​⋅f⋅NSW​​​ ​动态功耗​+漏电流功耗 Ileak​⋅VDD​​​ ​静态功耗​

• A. Insert delay cells
• B. Sizing up cells
• C. Add delay in capture clock tree
• D. Add delay in launch clock tree