世界上最先进的半导体研究机构 Imec 最近在比利时安特卫普举行的未来峰会上分享了其亚1nm和晶体管路线图。
让我们大致了解这个路线图 2036 年Imec台积电、英特尔、三星和 ASML 下一个主要工艺节点和晶体管架构的时间表由行业巨头合作开发。该路线图包括从持续到持续的突破性晶体管设计 3nm 的标准 FinFET 晶体管发展成新的 Gate AllAround (GAA) 纳米片和叉片分别设计 2nm 和 A7（7 埃)，然后是突破性设计，比如 CFET 和原子A5 和 A2 的通道。提醒一下，十埃等于 1nm，因此 Imec 路线图包括亚1nm工艺节点。
如果你不是半导体，你以前可能没听说过比利时校际微电子中心(imec)，但与台积电和 EUV 光刻机制造商 ASML 并列世界上最重要的半导体公司之一。虽然专注于半导体研究imec没有大张旗鼓，但它是半导体行业的安静基石，英特尔、台积电、三星等激烈竞争对手ASML与应用材料等芯片工具制造商聚集在一起。更不用说设计同样重要的半导体软件了(EDA)，比如Cadence和Synopsys，这种合作使两家公司能够共同定义下一代工具和软件，它们将用于设计和制造为世界提供动力的芯片。
标准化方法在设计芯片和制造工具的复杂性和成本急剧增加方面变得越来越重要。Imec 还与英特尔或台积电等客户合作，开发可用于最新处理器的新技术。该公司还与其长期合作伙伴合作 ASML 帮助共同发展 EUV 以技术闻名。归根结底，所有领先的芯片制造商都使用大多数来自少数关键工具制造商的相同设备，因此有必要在一定程度上进行标准化。然而，研发工作需要在部署前十年开始，这意味着和 AMD、与英特尔、英伟达等公司最近的产品路线图相比，imec 路线图可以让我们对半导体行业即将到来的进步有更长远的了解。事实上，如果没有 imec 许多产品甚至不可能提前几年进行合作。让我们仔细看看路线图及其背后的一些互补技术。
随着节点的进步、成本的飙升和对计算能力的需求，特别是机器学习的非线性增长，该行业面临着越来越多的挑战。
Imec 完全相信摩尔定律的制定 52 尽管我们认为这不适用于该定律的经济部分，但它也定义了随着时间的推移降低每个晶体管的成本。事实上，由于设计规则更复杂，设计周期更长，芯片设计成本飙升，导致每个晶体管成本增加。此外，单线程性能正在从 90 年代末和 2000 年代初的 50% 令人兴奋的一年增长放缓到每年预约 5%。然而，如果我们不考虑密度或经济性，摩尔定律通常保持在每两年晶体管数量翻倍的轨道上——苹果 M1 Ultra 拥有 1140 十亿晶体管。为了应对单线程性能下降的趋势，我们已经看到了 GPU 计算设备(专为一组狭窄任务设计的专用处理器)在特定领域的兴起。这些设备通常高度并行化，因此功率/性能和面积效率可以更快地提高。
Imec 指出，虽然过去两年对更多计算能力的需求翻了一番，基本符合摩尔定律提供的性能改进，但机器学习/人工智能所需的原始计算能力每六个月翻一番。这就提出了一个烦人的问题，因为即使晶体管的数量继续翻倍，也跟不上步伐。Imec 认为尺寸缩放(包括更好的密度和包装技术)、新材料、设备架构和系统技术协同优化 (SCTO) 三管齐下的解决方案可以保持行业正轨。
第一步是启用下一代设备。今天的第 4 代 EUV 光刻机的孔径为 0.因此，芯片制造商必须使用多种图案技术（每层曝光一次以上）来创建 2nm 以上最小特征。由于晶圆必须单层印刷两次，因此更有可能出现缺陷。这将导致产量减少和周期（生产）时间延长，从而导致成本增加。下一代 High-NA 型号（第 5 代)的孔径为 0.55。这种更高的精度将允许在单次曝光中创建更小的结构，从而降低设计复杂性，提高产量和周期时间(每小时) 200 多片晶圆)和成本。Imec 和 ASML 这些工具有望出现 2026 年用于量产。第一个价值 4 亿美元的高 NA 工具将于 2023 年上半年在 ASML 完成。Imec 将在 ASML 为了加快芯片制造商对机器的访问速度，设施测试实验室运行（ASML 通常将设备运输到 imec 晶圆厂)。
英特尔将成为第一个获得高分的人 NA EUV 设备Twinscan EXE:5200 该设备预计将在该公司 2025 年正式交付。上述相册中的第二张PPT显示了新型晶体管的路线图，这些晶体管将实现进一步的密度扩展，并希望提高一些性能。Gate AllAround (GAA)/Nanosheet 晶体管于 2024 年首次亮相，采用 2nm 节点取代了当今前沿芯片的供电 FinFET。我们已经看到了几家芯片制造商的公告，比如英特尔的四片 RibbonFET，采用这种晶体管技术的不同变体。提醒，十埃 (A) 等于一 1nm。这意味着 A14 是 1.4nm，A10 是 1nm，我们将在 2030 年的时间框架内和 A7 一起进入亚 1nm 时代。然而，过程命名节点已经成为更多的芯片标记营销活动，而不是与任何类型的物理测量相关的指标。在现实世界中，影响晶体管密度、峰值性能、每瓦性能、不同类型逻辑/电路等工艺节点经济性和性能的因素很多。SRAM 密度等。在图表中，imec 提供其他重要指标，使用金属与多晶硅之间的间距和标准命名协议。我们还可以 ASML 的PPT晶体管密度测量值(上一张专辑倒数第二张)。
Imec 预计GAA/nanosheet 和 forksheet 晶体管(在最基本的层面，GAA 更密集的版本)将继续通过 A7 节点。互补 FET (CFET) 晶体管将在 2032 年左右到达时，进一步缩小尺寸，实现更密集的标准单元库。最终，我们将看到具有原子通道的 CFET 这将进一步提高性能和可扩展性。
就像你在最后两个幻灯片(由你在) ASML 标准在活动中显示) DUV 带给我们 100 MTr/mm^2(每平方毫米兆晶体管，一种密度测量)，今天 0.33NA 将促进产业发展 ~500MTr/mm^2。即将推出的高 NA 需要机器 2nm 将其提高到 ~1000 MTr/mm^而且可以通过多图案化来超越。
还需要进一步提高晶体管的密度和性能特性 (BEOL) 工艺。BEOL 第一步是将晶体管连接在一起，实现通信(信号)和电力传输。
Imec 即使它们与晶体管的尺寸/位置没有直接关系，也称这些二次密度提高技术为缩放助推器。背面配电是将功率带入芯片背面的关键进展。英特尔已经宣布了它的技术版本，称为 PowerVIA。该技术将晶体管的所有功率直接通过晶体管的背面传输到晶体管的背面，并将数据传输连接保持在另一边的传统位置。分离电源电路和数据承载连接改善了电压下降特性，允许晶体管开关更快，并在芯片顶部实现更密集的信号路由。信号传输也受益，因为简化的布线可实现更快的导线，同时降低电阻和电容。Imec 相信背面供电将延伸到所有领先的芯片，并在该技术上研究了五年，创造了自己独特的专利背面供电技术。当然，由于晶体管将金属层放置在通常散热的硅侧，热量可能成为背面功率传输的问题。尽管如此，imec 告诉我们，使用的金属(目前是铜)足以散热以减少影响。但是，为了适应这种技术，需要考虑一些设计。
路线图的进一步改进包括用于连接的直接金属蚀刻技术和具有间隙的自对准通孔。连接，即实现电力传输和通信的细线，已成为扩展的最大障碍之一。随着时间的推移，这个问题变得越来越明显——这些电线的宽度只有几个原子厚。Imec 石墨烯是替代铜的新金属。
Imec 还在研究系统技术协同优化 (SCTO) 技术，例如 3D 互连和 2.5D 实现小芯片。缺乏用于实现。 3D 自动化芯片设计的电子设计 (EDA) 软件是阻碍更广泛行业应用的主要障碍。Imec 正在与 Cadence 通过使用可以简化合作 3D 高级软件的设计过程。
延伸到 2030 年后，我们可以看到更广阔的视野。 imec 设想新材料将取代硅和 2D 出现原子通道。Imec 还认为，随着行业无情地转向量子计算，基于磁性的门可能会成为替代品。
https://www.tomshardware.com/news/imecs-sub-1nm-process-node-and-transistor-roadmap-until-2036-from-nanometers-to-the-angstrom-era
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