Latch-up

Latch up 最容易发生在易受外部干扰的地方I/O电路处, 内部电路偶尔也会发生。

1. 原理

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)由于寄生PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。

Latch-up发生：

(i)当两个BJT都导通，在VDD和GND产生低阻抗通路；

(ii) 两个晶体管反馈回路（feedback loop）增益乘积大于1；

PNP为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的电流增益 可达数百倍；

QNPN侧面式NPN BJT，基极为P substrate，基极到集电极(collector)的电流增益 几十倍；

Rwell是nwell寄生电阻的值可达20KOhm；Rsub是substrate从几百到几欧姆，电阻值。

QPNP和QNPN形成npnp结构，构成可控硅（Silicon-controlled rectifier: SCR）电路。

当没有外部干扰或触发时，两者BJT集电极电流处于截止状态C-B由反向泄漏电流组成，电流增长很小Latch up不会产生。

当其中一个BJT当集电极电流突然被外部干扰增加到一定值时，BJT发射结正偏，电流反馈到另一个BJT，最终反馈电路引起的电流乘以增益beta1*beta2，此时为SCR触发。使两个BJT触发导通，VDD至GND（VSS）低抗通路之间形成，Latch up由此产生。

2. 产生机制和抑制方法

产生机制

(i)输入或输出电压（I/O信号)高于VDD电压、芯片产生大电流latch-up;

(ii)ESD静电加压可从保护电路中引入少量带电载流Well或sub中，导致latch-up;

抑制方法

多子GuardRing ： P Ring环绕NMOS并接GND； N Ring环接PMOS并接VDD。多子保护环的使用可以减少Rwell和Rsub阻值，并且可以防止大多数载流子到基极。

少子GuardRing ： 在N陷阱中制作N Ring环绕NMOS并接VDD; P Ring环绕PMOS并接GND。 使用少子保护环可以减少，因为少子注入well或sub锁定。

减小正反馈环路的增益。降低寄生晶体管的放大倍数和Rw/Rs电阻能有效降低环路增益。增加well和sub为了降低掺杂浓度Rwell和Rsub， 例如，使用反向掺杂陷阱。使NMOS和PMOS保持足够的间距来减少SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。

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