根据电阻端接的介绍，我们可以知道我们在电路输出管脚出串联33Ω电阻。但是我们可以观察到一些电路中的信号，其实是串联220Ω，甚至1kΩ。这是为什么呢？首先我们一般在低速的接口看到这样的设计方法；经常在一些链接到背板或者面板的接口见到这样的设计。
这种电阻很可能用于热插拔保护。那么如何保护电路的接口电路呢？
先介绍一下CMOS电路：MOS管有NMOS管和PMOS管两种。当NMOS管和PMOS管成对出现在电路中，两者在工作中互补，称为CMOS管(意为互补)。MOS虽然有增强型和耗尽型，但增强型主要用于数字电路。CMOS如下图所示，形成反相器的功能。
CMOS反相器电路原理
CMOS结构本质上有很多N型，P型半导体。形成两个MOS除了管道之外，由于半导体的结构，还产生了一些寄生三极管。寄生三极管组合在一起形成n-p-n-p形成一个结构。如图所示，集成CMOS结构半导体的切面图，我们可以发现有两个多发射级三极管Q1和Q2生。
CMOS反相器剖面图
多发射极晶体管是一种复合晶体管，将多个发射结制成同一发射区，实际上是多个晶体管并联，但共用一个基区和一个集电区。多发射极晶体管不仅可以提高集成电路的集成度，还具有其特殊的应用特性。主要用于TTL与非(NAND)逻辑IC中，可以提高IC工作速度。
多射级三极管可视为多个三极管并联，不难理解。当我们单独提出寄生电路时，我们可以得到一个可控硅结构。很多地方称之为寄生电路SCR(Silicon Controlled Rectifier——寄生双极晶体管等效电路如图所示。
寄生双极晶体管等效电路
CMOS反相器工作正常，OUT管脚无电压高于管脚VCC或者低于GND的情况，与OUT相连的PN节日不会出现正向导通，设备工作正常。
为了方便工程师理解，一些公司的设计文件将寄生双极晶体管电路等同于两个二极管。当这两个二极管燃烧时，设备失效，但事实上PN结比较难烧。是什么导致设备失效？
当热插拔时，因为VCC上电有一个过程，很有可能设备管脚的电压先于VCC上电。此时如果出现了OUT这两个是由电压引起的PN进一步导致节导通Q1、Q打开两个三极管。PNPN如果A点触发电流通过衬底电阻，则反馈环路结构RS1，使得RS1上的压降UA如果，如果达到晶体管Q发射结正向导通压降Q1导通。Q1管集电极电流IC增加，使陷阱电阻RW2上的压降UB下降；UB的下降使得T2的UBE增加导通，IC结果导致增加UA如果环路增益大于或等于1，这种状态将继续下去，直到两个晶体管完全导通，导通，CMOS反相器处于锁的负载和电源电压，反相器处于锁定状态。
当Q1、Q2当任何三极管完全导通时，都会形成正反馈，很可能导致设备VCC到GND产生大电流，过大电流导致寄生三极管烧毁，导致设备损坏，这种现象称为：锁。ESD 电压瞬变会引起锁定效应(latch-up)，半导体器件故障的主要原因之一。如果在设备结构中的氧化物膜上施加强电场，氧化物膜会因介质击穿而损坏。非常薄的金属化痕迹线会因大电流而损坏，并会因浪涌电流过热而形成开路。这就是所谓的锁效应。锁紧时，设备在电源与地之间形成短路，造成大电流，EOS(电过载)和设备损坏。
触发这种锁定效应必须具备以下条件：
(1)其PNPN环路电流增益要求大于1，即：βNPN×βPNP≥1。
（2）触发条件使晶体管处于正偏置，并产生足够大的集电极电流，使另一个寄生晶体管处于正偏置。
(3) 外部干扰噪声消失后，只有当电源提供的电流大于寄生可控硅的维持电流或电路工作电压大于维持电压时，才能继续维持导通状态，否则电路将退出锁定状态。
ESD电压大，持续时间短，热插拔电压小，但持续时间稍长。静电攻击电路或热插拔时，会产生产生锁紧电压。如果计半导体时，可以优化寄生半导体寄生结构SCR的β值，降低锁的概率。从硬件设计的角度来看，在一些需要热插拔、防静电、防电磁干扰的电流设计中，我们可以串一个电阻来减少锁的产生。但需要注意的是，这种电阻的电阻值不能太大，可能会导致上升沿变慢，最终破坏信号的完整性。
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