为了在做题题的过程中学习所需的知识，详细说明了每个问题的知识参考或知识细节。后续复习。欢迎批评和纠正文章中的答案。
这套题有很多硬件知识，因为不懂硬件，所以题目没有回答。
文章目录
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- 1. Which's setup timing check in right waveform?( )
- 2. What's the main usage of Scan shift registers? ()
- 3. Which stage of detecting a fault is at least cost to a company? ( )
- 4. Which of the following expressions is true?
- 5. Which of the followings is not allowed to be in an interface class?( )
- 6. Which of the following arrays need new constructor in systemVerilog?
- 7. Which one of the following items can't be considered to decrease the power of a design? ( )
- 8. Which descriptions are correct for System-Verilog language?( )
- 9. Memory BIST can test below elements in the design. ( )
- 10. Select the items which could contribute to functional coverage? ( )
- 11. Which are the main components of a testbench? ( )
- 12. The time required for an input data to settle ________ the triggering edge of clock is known as “Setup Time”. ( )
- 13. Which equation compute the local skew in below circuit? ( )
- 14. Which of the following is having highest priority at final stage (post routed) of the design?
- 15. Which of the following tools can be used for timing tape out sign-off? ( )
- 16. We need to define clock specifications in SDC file, using commands like below:
- 17. Which ways are efficient for cross talk fix?( )
- 18. How to fix the EM problem on signal net?
- 19. Which solutions can be used to reduce parasitic for critical net? ( )
- 20.以下不属于嵌入式设计处理器本身的基本接口是( )
- 21. 已知下图左图中施密特触发器为右图所示电路，电源电压为10V, R1=10KΩ，R2=20KΩ，多谐振荡器中的电路参数VDD=10V，R=10kΩ，C=0.01uF，电路的振荡周期是（ ）
- 22. In Linux system, which of following commands can be used to mount a U-disk to the system（）
- 23.请判断以下哪些电路是时序逻辑电路()
- 如图所示，如果将驱动门A的输出电压定义为高低电平VAOHmin=2.4V, VAOLmax=0.4V,接收门B的输入电压可定义为：
- 25. 为了避免50Hz当电网电压干扰进入放大器时，应选择哪种滤波器？
- 26. In amplification mode, which of the following is correct for this transistor?（）
- 27. The following figure shows the CMOS inverter circuit, which is composed of two enhanced MOSFET, one N-channel structure, the other is P-channel structure. Which of the following conditions is necessary to make the circuit function?（）
- 28. Which of the following descriptions is true of digital signals（）
- 29. The main performance indexes of computer network are? ( )
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1. Which’s setup timing check in right waveform?( )
- A. T1
- B. T2
- C. T3
- D. T1 T2
建立时间检查，有效时钟沿到来之前数据需要保持稳定得时间。
2. What’s the main usage of Scan shift registers? ()
- A. Provide Control & Observe capability
- B. Provide Lock and un-lock statement
- C. Provide Control & stability check
- D. Provide clock observation
学习笔记的可测性设计 4.2 扫描测试原理？
扫描移位寄存器的功能是将测试矢量移入输入端口，然后通过捕获周期对测试矢量输入下的结果进行比较分析。
因此，移位寄存器的作用是提供控制和观察能力。
3. Which stage of detecting a fault is at least cost to a company? ( )
- A. Wafer
- B. Packaged chip
- C. Board
- D. System
检测故障的哪个阶段对公司来说成本最低? A 晶圆 B 封装的集成电路 C 板级 D 系统级
不会做。 个人感觉就检测错误这个工作来说，层次越高成本越低。但如果检测出错误了，层次越高需要解决错误的成本越高。
4. Which of the following expressions is true?
- A. a = 4’df
- B. C = 3’d8
- C. B = 5’h1
- D. d = 3’b2
无
5. Which of the followings is not allowed to be in an interface class?( )
- A. Pure virtual methods
- B. Type declarations
- C. Cover groups
- D. Parameter declarations
A：
不会被实例化的基类可以通过指定虚（virtual）类使其抽象，抽象类也可以有虚方法（virtual method）。
虚拟接口是一个表示接口实例的变量。并不是抽象类，应该不可以包含纯虚函数。
B、D:
接口可以有参数、常量、变量、函数和任务。可以声明接口中元素的类型，也可以将类型作为参数传入。
C:
覆盖组可以在包、模块、程序、接口或类中定义。
6. Which of the following arrays need new constructor in systemVerilog?
- A. Multidimensional arrays
- B. Dynamic arrays
- C. Associative arrays
- D. Queues.
答案不确定
哪个数组需要新的构造函数？ A: 多维数组 bit [3:0] [7:0] joe [1:10]; B: 动态数组 data_type array_name []; 需要使用内建函数new分配存储空间进行初始化。 C: 关联数组 动态数组对于处理数量动态变化的连续变量集合非常有用。当集合的大小未知或数据空间很稀疏时，关联数组是更好的选择。关联数组在使用之前不会分配任何存储空间，而且索引表达式不局限于整型表达式，可以是任何类型。 data_type array_id [ index_type ]; 关联数组初始化也是直接赋值就行 int imem[*]; imem[ 2’b3 ] = 1; imem[ 16’hffff ] = 2; imem[ 4b’1000 ] = 3; D: 队列 队列是同构元素的可变大小的有序集合。队列可以直接初始化integer Q[$] = { 3, 2, 7 }; //一个初始化的整数队列
7. Which one of the following items can’t be considered to decrease the power of a design? ( )
- A. use high Vt cells
- B. increase clock frequency.
- C. add clock gating
- D. decrease voltage supply.
CMOS 电路功耗类型：
- 动态功耗：负载电容充放电引起的功耗。
- 静态功耗：漏电流引起的功耗。
P = 1 2 ⋅ C ⋅ V D D 2 ⋅ f ⋅ N S W ⏟ 翻 转 功 耗 + Q S C ⋅ V D D ⋅ f ⋅ N S W ⏟ 短 路 功 耗 ⏞ 动 态 功 耗 + I l e a k ⋅ V D D ⏟ 漏 电 流 功 耗 ⏞ 静 态 功 耗 P=\overbrace{\underbrace{ \frac{1}{2}·C·V^2_{DD}·f·N_{SW}}_{翻转功耗} + \underbrace{Q_{SC}·V_{DD}·f·N_{SW}}_{短路功耗}}^{动态功耗} + \overbrace{\underbrace{I_{leak}·V_{DD}}_{漏电流功耗}}^{静态功耗} P=翻转功耗 21⋅C⋅VDD2⋅f⋅NSW+短路功耗 QSC⋅VDD⋅f⋅NSW 动态功耗+漏电流功耗 Ileak⋅VDD 静态功耗
- C C C：结电容。
- N S W N_{SW} NSW：单周期内翻转晶体管数目。
- f f f：系统工作时钟频率。
- V D D V_{DD} VDD：供电电压。
- Q S C Q_{SC} QSC：翻转过程中的短路电量。
- I l e a k I_{leak} Ileak：漏电流。
A: 使用高阈值电压单元，漏电流减小，静态功耗减小。 B: 增大 f f f，增加动态功耗 C: 降低 N S W N_{SW} NSW ，减小动态功耗 D: 降低 V D D V_{DD} VDD，减小动态功耗
原题是选可以降低功耗的选项，应该是选不能降低的吧？
8. Which descriptions are correct for System-Verilog language?( )
- A. Inheritance
- B. Classed based OOP
- C. Prototype-based OOP
- D. Polymorphism
- D. Encapsulation
SystemVerilog与C++类似，是基于类的面向对象。基于原型(prototype-based）典型的是JavaScript。
SystemVerilog面向对象的三个特征：
- 封装 Encapsulation
- 继承 Inheritance
- 多态 Polymorphism
9. Memory BIST can test below elements in the design. ( )
- A. Address decoder
- B. Memory Array
- C. ECC(Error Check & Correct) logic
- D. Memory access control logic
答案不确定
可测性设计学习笔记 2.3 常见的故障模型有哪些？ 2. 存储器的故障类型
A: 地址译码故障（Address Decode Fault，ADF）肯定需要对地址译码单元进行测试。 B：检测 单元固定故障、数据保留故障等需要对存储单元进行测试。 C: 没有找到具体资料，个人理解ECC作为检错模块应该是与BIST层级是并列的。 D：存储器访问控制逻辑肯定也是要测试的。
10. Select the items which could contribute to functional coverage? ( )
- A. SV Cover groups
- B. SV Assert Property
- C. PSL
- D. SV Cover Property
有助于功能覆盖率的选项？
PSL ( Property Specification Language),是从IBM开发的Sugar这门属性语言演化而来。 PSL主要是用来定义硬件设计中需要检查的时序属性，规定严格而且有很多形式语法。
11. Which are the main components of a testbench? ( )
- A. Monitor
- B. Checker
- C. Scoreboard
- D. Reference model
- E. FIFO
Modelsim搭建只有driver的UVM验证平台
测试平台的主要组件:
- driver：模拟DUT的真实使用情况，给DUT施加各种激励，包括正常异常激励，不同模式激励。
- scoreboard：也被称为 checker 。根据DUT的输出判断DUT行为是否与预期符合。
- monitor：收集DUT的输出并将它们传递给scoreboard。
- reference model：给出预期的结果。
12. The time required for an input data to settle ________ the triggering edge of clock is known as “Setup Time”. ( )
- A. Before
- B. During
- C. After
- D. All of the above
建立时间：有效时钟沿到来之前数据需要保持稳定的时间。
13. Which equation compute the local skew in below circuit? ( )
- A. Path1-Path2
- B. Path3-Path2
- C. Path3-Path1
- D. Path4-Path2
时钟偏斜是一个信号时钟沿着同一个时钟网络到达源寄存器和目标寄存器的时间差。
时钟偏斜 = 目标寄存器时钟到达时间-源寄存器时钟到达时间
14. Which of the following is having highest priority at final stage (post routed) of the design?
- A. Setup violation
- B. Hold violation
- C. Skew
- D. None
在设计的最后阶段(布线)具有最高的优先级?
保持违例是最先修复的，跑FPGA的时候观察implementation的log可以发现。
15. Which of the following tools can be used for timing tape out sign-off? ( )
- A. Modelsim
- B. PrimeTime
- C. Redhawk
- D. Design compiler
Modelsim：Mentor公司的RTL仿真工具。 PrimeTime: PrimeTime(PT)是Synopsys的sign-off quality的静态时序分析工具。 Redhawk: Synopsys 集成RedHawk分析融合技术的 IC Compiler II 在设计者的流程中引入了电源完整性分析和修复功能,提供了在物理设计步骤中的签核精度结果。 Design compiler： Synopsys 逻辑综合工具。
16. We need to define clock specifications in SDC file, using commands like below:
Create_clock -name GFXCLK -period 600 -waveform {0 300}
what can we know from this command? ( )
- A. Clock frequency
- B. Clock duty cycle
- C. Clock source latency
- D. Clock name
-name：指定一个字符串作为时钟名字。 -period：定义时钟周期。 -waveform：时钟信号的占空比。{上升沿时间, 下降沿时间}
17. Which ways are efficient for cross talk fix?( )
- A. Use wide net
- B. upsize driving cell
- C. add keep out margin
- D. downsize driving cell
串扰修复（cross talk）：
- 耦合长度对串扰的影响 对于远端串扰峰值与耦合长度成正比，耦合长度越长，串扰越大；而对于近端串扰，当耦合长度小于饱和长度时，串扰将随着耦合长度的增加而增加，但是当耦合长度大于饱和长度时，近端串扰值将为一个稳定值。
- 线间距对串扰的影响 随着线间距的增大，无论是近端还是远端串扰都将减小，当线间距大于等于线宽的3倍时，串扰已经很小。
- 上升时间对串扰的影响 当上升沿时间缩短时，远端串扰噪声越来越大。
- 介质层厚度对串扰的影响 随着介质层厚度的减小，串扰也将变小。
18. How to fix the EM problem on signal net?
- A. set non default rule for violation signal net, increase wire width
- B. set non default rule for violation signal net, decrease wire width
- C. decrease the signal net fanout
- D. increase the signal net output load
EM problem：电磁问题。
瞬变干扰产生一般是由导线的电感引起的，其电感量和导线的长度成正比，和线宽成反比。对于信号线经常有很大的瞬变电流，应该采取短而且宽的导线。
19. Which solutions can be used to reduce parasitic for critical net? ( )
- A. Reducing Interconnect Resistance
- B. Increasing Wire Spacing
- C. Reducing parasitic for Correlated Nets
- D. Routing in lower (thinner) metals
20.下列不属于嵌入式设计处理器本身带有的基本接口是( )
- A. 串口
- B. PCIE
- C. 并口
- D. AD/DA
串口（如UART）并口（如SDIO）都比较常见，AD/DA 则用于一些系统状态检测等，有些也会又低性能的AD/DA外设（比如 ESP32）。
PCIe一般在计算机系统中。
21. 已知下左图中施密特触发器为右图中所示电路，电源电压是10V, R1=10KΩ，R2=20KΩ，该多谐振荡器中的电路参数VDD=10V，R=10kΩ，C=0.01uF，则该电路的振荡周期是（ ）
- A. 0.2197ms
- B. 0.4297ms
- C. 0.1099ms
- D. 0.3296ms
电源电压是10V，反相器门限电压 V T H V_{TH} VTH=5V 当 G 1 G_1 G1由0翻转为1，正向阈值电压 V T + V_{T+} VT+： R 1 + R 2 R 2 = V T + V T H \frac{R_1+R_2}{R_2}=\frac{V_{T+}}{V_{TH}} R2R<