摘要 2021

共质心 (CC) 布局风格广泛应用于匹配设备之间的变化，如电流镜组和差分对。本文介绍了晶体管阵列的建设性和性能感知 CC 布局和布线算法。具体来说，基于扩散长度的结合，提出的方法最大限度地提高了扩散共享 (LOD) 应力引起的性能变化减少了电阻寄生和电迁移 (EM) 在现代技术节点中，技术节点中都非常重要。提出的算法是商用的 12nm FinFET 验证过程中使用单元级和电路级测试用例。与现有工作相比，使用提出的方法生成的单元显示在系统变化中LOD、布局寄生和 EM 在退化的情况下提供更好的性能。

调研

CC 最小化系统布局的变化已被广泛研究 [8]-[16]。在 [8]-[11] 中，已经提出了用于电容器阵列的 CC 布局和布线算法。但这些算法不适用于晶体管阵列，必须考虑扩散共享和 LDE 等因素。 [13]、[14] 构造算法造算法来生成晶体管阵列 CC 模式。在 [14] 布局生成也考虑了热效应。然而，它们都没有解决路由问题，或晶体管或 LDE 扩散共享问题。在 [15] 中国提出了扩散共享感知 CC 布局和布线算法。为了最大限度地扩散和共享，电路由图表示，节点由顶点表示，源泄漏连接由边表示，并考虑所有可能的欧拉路径迭代方法：这个列表可能非常昂贵。但是，没有考虑 LDE 与寄生失配。在 ALIGN 在中间，基于生成器的方法用于生成模拟单元的布局图案，如电流镜和差异对 [17]。这些单元的 CC 开发人员/用户指定布局和布线模式。在 [12] 在中间，分散的概念，即晶体管个布局中的分布程度，用于比较布局，生成最大的分散布局。然而，提出的技术只能应用于两个晶体管的阵列。在 [16] 研究考虑了网极对准的影响 FinFET 的 CC 布局。布局算法是扩散共享感知，最大化单位单元的分散，最小化随机失配，使用寄生感知路由算法。但由于布线，主要是 LDE 模式(如扩散长度 (LOD) 和 EM）不考虑寄生失配。此外，这些算法是为电流镜结构开发的，因此限制了它们的使用。

C. 我们的贡献我们的贡献总结如下： ? 我们提出了一种用于晶体管阵列的通用建设性 CC 该算法最大限度地提高了设备之间的扩散共享，并对布线友好。 ? 我们将LDE 感知融入CC 在较低的技术节点中，布局算法非常重要。 ? 我们开发了一种寄生不匹配感知路由算法，它还包含了 EM 考虑因素。 ? 实验证明，与现有方法相比，采用我们的方法放置和布线的晶体管阵列存在系统变化，LDE、布局寄生和 EM 退化时表现更好。本文的其余部分组织如下：第二部分回顾了较低技术节点的电影变化和变化 LDE。第三节介绍了建设性 CC 布局和布线算法。本文总结了第四节在不同测试用例中提出的算法的验证。

背景

技术缩放一直是提高集成电路性能的重要工具。然而，一代又一代的连续技术导致了复杂的变化模式和不可预测的电路性能参数。对于高性能模拟电路的设计，保设备匹配的布局结构的使用至关重要。设计中的变化通常归因于工艺、电压和温度 [1]。精心设计的供电网络可以控制电压变化，温度变化通常影响广泛。工艺引起的片上变化可分为系统变化、可预测建模或随机变化，只能用统计方法表示。系统变化的一些来源是光掩模误差 [2]，以及芯片上的工艺参数梯度(如跨芯片长度变化)[3]。随机掺杂剂波动 (RDF) [4] 和线边缘粗糙度 (LER) [5] 它是随机变化源的示例，建模为不相关分布。随机变化可以通过增加设备面积来减少 [6]。共质心是为了减少系统变化的影响 (CC) 布局图案广泛应用于确保阵列结构（如晶体管和电容器）的匹配。在 CC 在布局中，要匹配的装置分为单元小装置；这些单位的放置使阵列中所有设备的质地相同[7]。该图案围绕 X 轴和 Y 轴对称：所有设备均匀分布，纵横比接近正方形 [7]。例如，图 1 显示差分是对的 CC 布局图案。器件 A 和 B 分别被分为 16 并放置单元单元，使质感在 C 处重合。CC 布局可以最大限度地减少系统变化的影响，但最好是手动生成 CC 布局既困难又耗时。此外，CC 布局也必须对布线友好:比如差异对(图) 1）中器件 A 和 B 端子的电阻寄生效应会影响晶体管的跨导，应小而匹配。这可以通过将军== CC 布局与 CC 布线结合实现。模拟设计在旧技术中更容易构建，但由于应用驱动的需求，模拟电路设计在较低的技术节点上越来越多。在此类技术中，地图的相关效应 (LDE) 在地图生成过程中，必须考虑互连寄生效应。 LDE 除非在布局和布线过程中特别处理，否则会影响设备的阈值电压和迁移率，并可能导致设备之间的差异失配。先进技术中的高电阻寄生效应也会改变电路性能。在较低的金属层中，最小尺寸导线的导线电阻非常高，识别敏感导线使用更宽的连接==通常使用它们来降低电阻是非常重要的 FinFET 实现节点中的平行线。通过降低电流密度，可以有效降低电迁移 (EM)。通孔电阻在纳米级技术中也很重要，对低金属层单向布线的要求 CC 布局采用少量通孔布线。相邻晶体管之间的扩散共享在所有技术中都很重要，因为它有助于减少单元面积，减少源/泄漏扩散的寄生效应。对于纳米技术来说，连接寄生效应也减少了：紧凑型单元的布线长度较短，因此布线寄生效应较低，扩散共享的使用减少了通孔的数量。扩散共享 CC 布局特别困难，因为它必须在阵列中均匀执行，以便每个设备匹配相同数量的扩散中断，以避免不匹配。

片上变异

变异可分为系统变异或空间变异；后者包括随机变量。系统变化通常建模为跨芯片梯度，空间变化进一步分为短相关距离或长相关距离 [6] 。相关距离的空间变化远小于晶体管，如随机掺杂剂的波动 (RDF) [4]通常称为随机变化 [6] 。本文验证了算法对所有这些变化的提出。我们使用类似于 [19] 使用随机场的方法 [18] 模拟空间变化。

布局依赖效应版图相关效果LDE layout dependency effects

阱邻近效应 (WPE)

先进的技术节点，LDE [20]-[22] 由于布局的相对位置，晶体管的性能参数会发生变化。接下来讨论最常见的 LDE（图 2）。阱邻近效应 (WPE) 在纳米级 CMOS 为了最大限度地减少锁锁效应，节点使用高能离子创建深逆行陷阱剖面 [22]。然而，高能离子散射在光刻胶边缘，改变掺杂分布，从而根据设备与陷阱边缘的距离改变设备 Vth。这种效果通常被称为 WPE [22]。图 2（b）设备显示在中间 B 的井间距。 WPE 失配可以通过使陷阱边缘远离器件或保持相等的陷阱间距来最小化。

纳米级节点有意用于提高晶体管性能。然而，这种改进取决于设备布局及其接近度，因此会产生 LDE。主要是由应力引起的 LDE 如下：

扩散长度 (LOD)

最重要的 LDE 之一是由 LOD 效应引起的 [23]晶体管上的应力及其 Vth 随扩散区的长度而变化。 LOD [23] 影响由两个参数组成 SA 和 SB 描述，即从多晶格栅到设备两侧扩散/有源边缘的距离。网的极长为 Lg 和 n 单位设备 [24]：

) 显示设备 A 和 B 单位单位 SA 和 SB 参数。匹配的设备必须相同 SA 和 SB 为了匹配它们的阈值电压偏移，

氧化物定义 (OD) 间距和宽度

OD 如图所示 2（b）改变晶体管中的感应应力；因此，Vth 随 OD 间距的变化 [20]。该效应也称为氧化物间距效应 (OSE)。此外，晶体管中产生的应力OD宽度(有源区宽度)变化。为匹配的设备保持相同 OD 宽度和间距可以避免这些影响。对于模拟单元，使用基于单元的方法，匹配的设备分为单元，因此不同的设备保持相同 OD 宽度。此外，跨单元格使用相同的跨单元格 OD 间距。此外，单元格的放置使匹配的设备具有相同数量的扩散中断(即 OD 中断）。

栅极间距

晶体管中的应力也是栅极间距或多晶硅间距的函数 [20]。器件 A 格栅间距如图所示 2(b) 所示。多晶硅周围应力源材料的体积随着栅极间距的增加而增加，从而导致晶体管沟中感应力的增加，Vth 会发生变化。在模拟单元中，这种影响可以通过使用相同的多晶硅间距来最大限度地减少。

在这项工作中，我们使用了一种完全抵消和消除晶胞的方法LOD和WPE以外的所有lde。具体来说，我们把它放在那里CC门/多边形间距均匀；晶胞法通过结构保证OD宽度均匀；由于采用基于行的晶胞放置方法，每个晶体管的y方向OD间距 (OSE) 由于扩散享而均匀，x方向间距均匀。因此，我们专注于利用假人和放置技术来优化LOD和WPE不匹配。

LOD和WPE不能完全消除，尽量减少。

电迁移和寄生

纳米技术，EM 已成为主要的可靠性问题，尤其是对于大量直流偏置电流可以长时间流动的模拟和混合信号电路。长间流过金属线的电流会由于电子风而导致金属原子的物理迁移。在一段时间内，这种老化现象会增加导线电阻或导致具有高电流原子通量的线路出现开路故障。在较旧的技术中，EM 主要是上层金属层的问题，但随着线材厚度的缩小，这些问题在电流密度高的下层金属层中最为关键。

寄生效应在模拟布局中至关重要，会显着降低电路性能并导致电路故障。节点可能对电阻或电容寄生或两者都敏感。通常，在纳米级技术节点中，较低金属层的电阻率非常高 [25]。此外，由于通孔数量增加，较低金属层的单向布线会导致寄生效应增加。因此，电阻寄生效应往往在模拟单元级别占主导地位。在电流镜中，这些布线寄生效应会导致匹配器件的源极电压不匹配，并可能导致电流比偏移。在差分对电路中，这些寄生效应会影响电路的跨导 (Gm)，从而进一步降低模拟电路的性能，例如运算跨导放大器 (OTA) 的增益和带宽。

数据集

四设备CMB 无设备CMB

实验指标

定性比较

在OTA、比较器和DAC等模拟电路中，电流镜和差分对等晶体管组之间需要CC。在本节中，我们将 CC 布局和布线算法应用于一组模拟单元：电流镜组和级联差分对。这些算法也适用于其他需要 CC 布局的模拟单元——交叉耦合对、差分和级联负载等。我们将我们的工作与 [15]、[16] 中提出的算法进行比较，并强调我们方法的优势 . 我们对几个电路示例进行了定性比较，并展示了这些电路子集的布局后仿真结果。我们首先使用图 7-9 所示的测试用例验证我们的 CC 布局和布线算法。我们将我们的算法与 [15]、[16] 中提出的算法进行比较。根据第一节和第二节中讨论的五个品质因数 (FOM) 对结果进行比较： (1) 系统变异容差：放置是否为 CC。 (2)扩散共享：扩散共享是否最大化。 (3) LDE：放置是否考虑LDE的影响。 (4)寄生失配：寄生失配是否被最小化。 (5) EM：在布线过程中是否解决了 EM 约束。在图 7 中，显示了四个器件电流镜组 (CMB) 测试用例。 CMB 的一个关键性能指标是电流比，它会因寄生电阻而显着降低：在我们的方法中，为了保持正确的比率，器件端子处的寄生效应会降低，使得 IR 压降仅为 ε 的一小部分随机 Vth 或偏置电压（第 (III-C) 节）。对于 CMB，由于 LDE 导致的 Vth 失配较低很重要，我们在放置过程中通过适当定位器件并在必要时添加假人来结合这一点。最后，扩散共享对于 CMB 也很重要，因为它可以减少面积和输出电容，这对于高速设计至关重要。三个不同的四设备 CMB 示例用于第一次比较，如图 7（b）-（d）所示。使用我们在 [15]、[16] 中提出的方法和算法的布局也显示在图中。我们比较了这些方法的五种 FOM。所有方法都使用 CC 布局和布线，因此结果可以容忍系统变化。然而，与我们的方法不同的是，其他方法都没有在路由期间考虑 EM，因此它们很容易面临高级 FinFET 技术中这些大电流模拟电路的可靠性问题。在所有图中，扩散中断由阴影单元显示。

• 图7(b) 显示了M = [2, 2, 4, 10],K = 2 的情况。对于这种情况，所有三种布局都成功地最大化了扩散共享。然而，具有相同数量单位单元的器件 A 和 B 将看到 LDE 和使用 [15]、[16] 的布局的寄生不匹配，如图 7(b) 所示。这些将导致电流失配，从而导致电流比率偏离其标称值。 • 图 7© 显示了输入 M = [2, 2, 4, 8],K = 1.3 的位置。在这种情况下，使用我们的方法和 [15] 中的方法生成的布局最大化扩散共享，而使用 [16] 的布局在设备 B 和 C 之间有扩散中断。这将导致相应节点的面积和寄生效应增加 . 此外，使用 [15] 的布局导致器件 A 和 B 之间的寄生不匹配，而使用 [16] 的布局具有寄生和 LDE 不匹配，因此会出现电流比不匹配。 • 在图7(d) 中，M = [4, 4, 8, 8],K = 1.3，所有三个位置都最大化扩散共享。然而，使用 [15] 生成的布局存在寄生和 LDE 不匹配，尤其是在具有相同单元单元数的器件之间。在 [16] 中，器件 A、B、C 和 D 之间存在寄生失配。

后仿真

我们还使用商用 12nm FinFET 工艺对这些测试用例进行布局后仿真，并将结果列在表 1 中。对于 CMB 测试用例，前两行显示了考虑和不考虑 LDE 的电流比：该分析将 LDE 失配与布局和布线不匹配导致的寄生隔离。

具体方法

片上变化可分为系统变化或空间变化；随机变化包含在后一类中。系统变化通常被建模为跨芯片的梯度，而空间变化进一步分类为具有短相关距离或长相关距离 [6]。相关距离远小于晶体管尺寸的空间变化，例如随机掺杂波动 (RDF) [4]，通常称为随机变化 [6]。在本文中，我们针对所有这些变化验证了我们提出的算法。我们使用类似于 [19] 的方法使用随机场 [18] 模拟空间变化。在先进的技术节点，LDE [20]-[22] 会引起晶体管性能参数的变化，这些变化源于布局中的相对位置。接下来讨论最常见的 LDE（图 2）。阱邻近效应 (WPE) 在纳米级 CMOS 节点，为了最大限度地减少闩锁效应，使用高能离子来创建深逆行阱剖面 [22]。然而，高能离子在光刻胶边缘散射并改变掺杂分布，从而根据器件与阱边缘的距离改变器件的 Vth。这种效应通常称为 WPE [22]。图 2（b）中显示了设备 B 的井间距。 WPE 引起的失配可以通过使阱边缘远离器件或通过为要匹配的器件保持相等的阱间距来最小化。工艺引起的应力已被有意用于纳米级节点以提高晶体管性能。但是，这种改进取决于器件布局及其接近程度，因此会产生 LDE。由应力引起的主要 LDE 如下：扩散长度 (LOD) 最重要的 LDE 之一是由 LOD 效应引起的 [23]，由此晶体管上的应力以及其 Vth 随晶体管的长度而变化扩散区。 LOD [23] 的影响由两个参数 SA 和 SB 描述，即从多晶栅到器件两侧的扩散/有源边缘的距离。对于栅极长度为 Lg 和 n 个单位单元的器件 [24]：图 2(a) 显示了器件 A 和 B 的单位单元的 SA 和 SB 参数。要匹配的器件必须具有相同的 SA 和 SB 值，以匹配它们的阈值电压偏移 ΔVth。氧化物定义 (OD) 间距和宽度 OD 区域（有源区）之间的间距，如图 2（b）所示，改变了晶体管中感应的应力；因此，Vth 随 OD 间距的变化而变化 [20]。该效应也称为氧化物间距效应 (OSE)。此外，晶体管中产生的应力随OD宽度（有源区宽度）而变化。通过为要匹配的设备保持相同的 OD 宽度和间距，可以避免这些影响。对于模拟单元，使用基于单位单元的方法，其中要匹配的设备被划分为单位单元，因此，为不同的设备保持相同的 OD 宽度。此外，跨单元格使用相同的 OD 间距。此外，单元格的放置使得要匹配的器件具有相同数量的扩散中断（即 OD 中断）。栅极间距晶体管中引起的应力也是栅极间距或多晶硅间距的函数 [20]。器件 A 的栅极间距如图 2(b) 所示。随着栅极间距的增加，多晶硅周围的应力源材料的体积增加，这会导致晶体管沟道中的感应应力增加，因此，Vth 会发生变化。在模拟单元中，通过对要匹配的器件使用相同的多晶硅间距，可以将这种影响降到最低。在这项工作中，我们使用了一种单位单元方法，旨在消除除 LOD 和 WPE 之外的所有 LDE。具体来说，我们放置在 CC 中的模拟块的栅极/多晶硅间距是统一的；通过构造，单元格方法确保OD宽度是均匀的；由于使用了基于行的单位单元放置方法，每个晶体管的 y 方向 OD 间距 (OSE) 是均匀的，并且由于扩散共享，x 方向的间距是均匀的。因此，我们专注于通过使用假人和使用放置技术来优化 LOD 和 WPE 不匹配。 C. 电迁移和寄生效应在纳米级技术中，EM 已成为主要的可靠性问题，特别是对于大量直流偏置电流可以长时间流动的模拟和混合信号电路。长时间流过金属线的电流会由于电子风而导致金属原子的物理迁移。在一段时间内，这种老化现象会增加导线电阻或导致具有高电流原子通量的线路出现开路故障。在旧技术中，EM 主要是上层金属层的问题，但随着线材厚度的缩小，这些问题在电流密度高的下层金属层中最为关键。寄生效应在模拟布局中至关重要，会显着降低电路性能并导致电路故障。节点可能对电阻或电容寄生或两者都敏感。通常，在纳米级技术节点中，较低金属层的电阻率非常高 [25]。此外，由于通孔数量增加，较低金属层的单向布线会导致寄生效应增加。因此，电阻寄生效应往往在模拟单元级别占主导地位。在电流镜中，这些布线寄生效应会导致匹配器件的源极电压不匹配，并可能导致电流比偏移。在差分对电路中，这些寄生效应会影响电路的跨导 (Gm)，从而进一步降低模拟电路的性能，例如运算跨导放大器 (OTA) 的增益和带宽。

模拟单元的图形表示我们为模拟电路（例如电流镜、差分对、级联差分对、级联负载等）中常用的基于晶体管的构建块单元（无无源器件,without passive）开发了一种 CC 布局算法，我们将其称为 “模拟单元。” 我们将模拟单元的晶体管网表表示为图形 G(V, E)。顶点集 V 表示原理图/网表中的节点，边集 E 对应于晶体管的源漏连接，其中器件的边数等于器件的单位单元数。图 3(a) 显示了 PMOS 级联负载的示意图及其相应的图表。级联负载有四个设备，其中设备 A 和 D 各有两个晶胞，而 B 和 C 各有一个晶胞。相应的图表如图3（b）所示。

CC布局在算法 1 中，我们提出了以 CC 模式将设备放置在模拟单元中的过程。除了消除器件中的系统工艺变化（由 CC 布局确保）外，该算法还通过最大化扩散共享和合并 LDE 来优化布局的面积和源极/漏极寄生效应。该算法的输入是模拟单元网表，其中列出了每个设备的单元格数量以及单元格纵横比 (K)。该算法可以使用当前镜像库来解释。图 4(a) 显示了示例电路的示意图，该示例电路由 A、B、C、D 和 E 五个器件组成，其多重矩阵 M = [2, 2, 4, 8, 8] 表示，在同一个顺序，这五个设备的单元格数。电路图如图 4(b) 所示。该算法通过以下步骤进行：第 1 步预处理首先，将 M 中具有奇数个单位单元的设备列表存储在列表 U 中（第 4 行）。这些奇数单元将被分成半单元（即，单元具有与单元相同的高度，但与单元相比具有一半的有效宽度）。这种转换确保了所有设备的单元格数量均等，从而实现了 CC 布局。然而，由于这些半单元不能与其他“全单元”共享扩散，并且必须放置在布局矩阵 X 的边缘，我们将它们添加到必须位于 X 边缘的单元列表 U 中。接下来，剩余的单元格被分成两半并存储在列表 Mhalf 中（第 5 行）。在接下来的步骤中，我们将首先将 Mhalf 中的单元格放置在数组下半部分的矩阵 X 中；当矩阵有奇数行时，中间行的左半部分也被填充。稍后，在第 5 步中，我们将通过 CC 点将此位置反映到矩阵的另一半。为了放置这半部分，为 Mhalf（第 7 行）中的单元创建了一个图 G(V, E)：请注意，这里的边数与图 3 不同，图 3 显示了 M 的图。电流镜组测试用例如图 4(b) 所示。接下来，检测 Mhalf 中具有奇数重数的单位单元：这些单元必须位于欧拉路径的终点，并且只能放置在 CC 放置矩阵 X 的边界处而没有扩散中断。所有这些单元都被添加到列表 U（第 8-14 行）。当 Mhalf 的一个元素是奇数（即它必须在欧拉路径的端点）并且它的源极或漏极除了与 Mhalf 中的设备之外没有其他连接时，就会出现这种情况。对于当前镜像库测试用例，列表 Mhalf 和 U 如图 4© 所示。第 2 步长宽比计算（第 16-22 行）在这一步中，计算矩阵 X 的行数和列数 (r × q)，从而获得近似正方形的长宽比。行数使用第 16 行计算，并根据列表 U 中的单元格（第 17-19 行）进行调整：我们将在步骤 3 中详细说明。最后，列数和 CC 点 (CX, CY) 为计算（第 20-22 行）。对于当前的镜像库测试用例，阵列大小为 4×6，CC 点位于 (3, 2)。第 3 步在 U 中放置晶胞（第 24-36 行）在此步骤中，将 U 中的晶胞放置在 X 的边界处。如果 U 中的晶胞总数为奇数（即，U 的长度为奇数），然后将其中一个晶胞放置在奇数行的中心，没有扩散中断（第 24-27 行）；在第 2 步中，我们确保当 U 的长度为奇数时，总行数为奇数（第 17-19 行）。 U 中的剩余单位单元放置在 X 的边界（第 28-36 行）。为此，首先，我们初始化一个计数器 n（第 29 行），它从 X 的最左端和最右端选择一列用于单元格放置。一旦最左边和最右边的列被填满，计数器就会增加并选择下一个列（第 33-35 行）。例如，在电流镜测试用例中，U 中有两个单元单元，每个单元来自设备 A 和 B。它们放置在左右边界位置，如图 4© 所示。在这种情况下，每条边的一列就足够了；如果需要，计数器的作用是填充第二列或第三列。第 4 步在 Mhalf 中放置单元格 Mhalf 中的单元格按升序排序并存储在 Mtemp（第 38 行）中，它表示尚未放置的单元格集。此后，从第 39 行开始，将单元格放置在一半的行上。每行中的这些单元格交替放置在 CC 点的左侧/右侧。放置在一行中的单元格的起始位置由两个变量 Zl 和 Zr 设置（第 41 行）。最初，Zl 和 Zr 分别设置为 CY 和 CY +1（第 41 行）。在 CC 点的左（右）放置一个晶胞后，Zl（Zr）减（加）一并更新位置。换言之，Zl和Zr在CC的左/右的单元放置之后移动到CC位置的左/右。然后将 Mtemp 中的单元格连续放置在一行中，直到它被填满（第 42 行）。将单元格填充到行中的顺序基于为每个设备计算的参数比率（第 43 行）：这是该设备在 Mtemp 中未放置的单元格与单元格总数的比率半个。原则是，如果相对而言，到目前为止已经放置了一小部分单元格，我们就选择一个设备进行放置。这有助于确保设备更好地分散。使用这个原理，算法现在从 Mtemp 中选择一个设备（如果可能，可以共享扩散区域）并具有最大比率（第 46 和 56 行）。在每一行中，该方法交替地将单元格放置在 CC 点的左侧和右侧。布尔计数器 Z 用于通过验证它是 0 还是 1 来强制执行此操作。这种交替的例外是当总行数为奇数并且 CC 放置发生在中间行时：在这一行中，单元格被放置仅在 CC 的左侧。正如我们稍后将解释的，这个左半行将在关于 CC 点的步骤 5 中反映到右半行。因此，布尔计数器 Z 每次将一个单元格放置在一行中时都会反转，除非总行数为奇数且单元格放置在中间行（第 65-67 行）。此外，如果设备已经被放置在列中（在不同的行中），为了最大限度地减少 LOD 不匹配，其他设备的优先级高于该设备（第 48-51 行和第 58-61 行）例如，在电流镜组测试用例中，首先选择器件C：此时没有器件可以共享扩散区，C是Ratio值最高的器件。它在 X 中的位置如图 4(d) 所示。此后，Ratio 被更新，现在 Ratio 值最大的设备 D 被放置，如图所示。此时，该行已填满，我们移至下一行。重复该过程，直到放置所有单元格，如图 4(f)-(g) 所示 Step 5后处理算法，如前所述，将一半设备（以M为单位）放在下部阵列中。剩余的一半器件在X中的CC点周围反射。反射在穿过CC点的水平线上进行。如果行数为奇数，则需要对中间的行执行附加步骤：将其左半部分镜像到右半部分以创建CC对称性。如图所示。4 (h) （第71行）。最后，使用 (1) 计算由于 LOD 效应导致的两个器件之间的最大阈值电压失配 Δmax V。每个晶胞的 SA/SB 值首先根据放置计算，然后使用 (1) 计算 Δmax V。可以使用 X 左侧/右侧的虚拟对象来最小化失配（这将增加 SA 和 SB，如图 2 所示，因此会降低 Δmax V ）。为了在 ε · Vth 内最小化 Δmax V（ε 是用户定义的容差），使用 (1) 计算 SA/SB 的值，并计算 X 左侧/右侧所需的虚拟单元格数以满足 SA/SB 标准。 WPE 的最佳解决方法是使用确保与井边缘的最小距离的虚拟单元。

放置完成后，我们的下一个任务是布线 CC 阵列。由于纳米级模拟电路中的互连瓶颈，CC 布局必须仔细布线以避免性能下降。如第 II-C 节所述，EM 和电阻性寄生效应都是布线中的重要考虑因素。对于长时间承载大量直流电流的导线，必须考虑 EM 因素以控制导线中的电流密度，尤其是在较低的金属层中。此外，特别是在先进技术中，较低金属层中的高线电阻和高通孔电阻意味着沿这些线的 IR 压降可能很高和/或不匹配，从而显着改变了电路性能指标。通过识别敏感导线和在节点之间使用多个并联连接，可以减少这两种影响，从而有效地降低电阻以及 EM 的电流密度。算法 2 描述了一种 CC 路由方法，该方法具有寄生不匹配感知和 EM 感知。为了满足电流密度限制的约束或减少 IR 压降，该算法有效地加宽了线宽以满足这些约束。在 FinFET 技术中，由于着色规则，线加宽意味着必须使用多条平行线。沿导线的 IR 压降会移动晶体管偏置点并影响偏移和匹配。由于通过晶体管的电流取决于 (VGS -Vth -VIR)，我们使用随机 Vth 失配作为参考，对于具有指定数量的单位单元的网表来说，这是一种无法控制的变化。我们将允许的 IR 压降限制为 Vth 中随机失配的一小部分。具体来说，标准偏差 σ(ΔVGS) 计算如下 [26]：

布线算法

路由算法的输入是电路网表，端子列表，来自算法1的单位单元的CC放置，分数 ε ，偏置电流和电压，路由层的每单位长度电阻和EM约束以及过程常数 (例如，AVT，β，等)。我们假设原理图模拟提供了每个单元电池的偏置电压和电流。我们描述了路由算法，并在图4中的测试用例上进行了说明。对于测试用例的终端 S，算法的核心在图 5 中突出显示。我们的总体方案是使用水平线将同一设备的所有单元连接成一行，并使用垂直线跨行连接单元。首先，我们使用步骤 1 计算一行中垂直磁道 (NV) 和水平磁道 (NH) 的总数。此后，在步骤 2 中计算终端的最大允许 IR 压降。接下来，进行初始磁道分配在其中使用单根电线将所有单元电池连接到端子。图 5(a) 中测试用例的终端 S 显示了这一点。通过优化步骤 3 和 4 中平行垂直/水平线的数量来满足 IR 压降约束。例如，垂直线分配在图 5（b）-（d）中，水平线分配在图 5（ e)-(f)。由于光刻驱动的考虑，每个布线金属层都被限制为单向的，这在先进的 FinFET 技术节点中很常见。我们从 (Metal2, Metal3) 在 (Horizontal, Vertical) 方向开始布线；此外，如果需要，可以使用更高的金属层。接下来，我们讨论每个步骤。第 1 步：计算轨道数（第 4-5 行）给定位置，我们首先计算 NV 和 NH。图 6(a) 说明了一个大小为 W × H 的阵列。如果 pH 和 pV 分别是水平和垂直导线的间距，RH 是行高，对应于晶胞高度，则

值得跟进

基于生成器的方法用于生成模拟单元的布局图案，例如电流镜和差分对 [17],[15 16 ]

CC 布局以最小化系统变化已被广泛研究 [8]-[16]。在 [8]-[11] 中，已经提出了用于电容器阵列的 CC 布局和布线算法。【有一篇没看，已列入PPT】
重点看调研部分的文献[13-15]
系统 A. K. Sharma et al., “Performance-Aware Common-Centroid Placement and Routing of Transistor Arrays in Analog Circuits,” 2021 IEEE/ACM International Conference On Computer Aided Design (ICCAD), 2021, pp. 1-9, doi: 10.1109/ICCAD51958.2021.9643532.

资讯详情

模拟电路中晶体管阵列的性能感知公共质心布局和布线 ALIGN