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封装形式图解

虽然我以前也做过硬件项目,但我对包装没有太大的概念。我经常看组件,说不出它的包装。后来,我收集了这方面的各种信息,整理了一些包装描述和图片。图片和描述来自互联网。请纠正任何错误!

DIP封装形式出现于20世纪70年代。它能满足当时大多数集成电路工作频率的要求,制造成本低,容易实现包装自动印刷测试自动化,在集成电路包装中占据主导地位。 但DIP引脚节距较大(2.54mm),并占用PCB板多的空间出现了SHDIP和SKDIP在减小引脚节距、缩小体积等方面进行了许多改进。DIP最大引脚数难以增加(最大引脚数为64),采用通孔插入法,因此其应用受到极大限制。

为了突破引脚数的限制,20世纪80年代开发了它PGA虽然它的引脚节距仍然保持在2.54mm或1.77mm,但由于采用底面引出法,引脚数可高达500~600条。BGA销是球形的,一般直接焊接PCB在板上,拆卸和焊接需要特殊的BGA修复台,个人不能拆装焊接,PGA销钉为针状,可安装PGA插入专用的PGA拆卸方便。

表面安装技术 (surface mounted technology, SMT)的出现,DIP包装数量逐渐减少,表面安装技术可节省空间,提高性能,并可放置在印刷电路板的上下两侧。 SOP它的引脚史时刻,它的引脚从两侧引出,平包装,引脚可以直接焊接PCB板上,也不再需要插座。它的引脚节距也从DIP的2.54 mm减小到1.77mm。后来有SSOP和TSOP然而,引脚的数量仍然有限。

QFP也是平包装,但是它们的引脚是从四面引出的,是水平直线,电感小,可以高频工作。引脚节距进一步降至1.00mm,以至0.65 mm和0.5 mm,引脚可达500条,因此这种包装形式广受欢迎。但在管脚数要求不高的情况下,SOP以及它的变形SOJ(J型引脚)仍然是首选的封装形式,也是目前生产最多的封装形式。

PLCC是一种塑料带引脚(实际上是J形引脚)的片式载体封装(也称为四边扁J形引脚封装)QFJ (quad flat J-lead package)),因此,由于集成电路有时需要在系统中更换,更换集成电路,载体中(carrier)然后将载体插入插座,载体和插座通过硬接触导致。这样,只要在插座上取下载体,就可以轻松更换另一个载体。

LCC称为陶瓷无引脚载体封装(实际上有引脚但不伸出。它是镶嵌在陶瓷管壳的四侧,通过接触导致的)。有时也叫CLCC,但通常不加C。陶瓷包装。如果载体结构和引脚形状稍有变化,载体的引脚可以直接与PCB焊接板不再需要插座。这种包装被称为LDCC也就是说,陶瓷有引脚片载体封装。

TAB封装技术是先在铜箔上涂覆一层聚酰亚胺层。然后用刻蚀方法将铜箔腐蚀出所需的引脚框架;再在聚酰亚胺层和铜层上制作出小孔,将金属填入铜图形的小孔内,制作出凸点(采用铜、金或镍等材料)。由这些凸点与芯片上的压焊块连接起来,再由铸塑技术加以包封。它的优点是由于不存在内引线高度问题.因而封装厚度很薄,此外可获得很小的引脚节距(如0.5mm,0.25 mm)而有1000个以上的引脚等,但它的成本较高,因而其应用受到限制。

 

当IC的频率超过100MHz时,传统封装方式可能会产生所谓的“Cross Talk”现象,而且当IC的管脚数大于208 Pin时,传统的封装方式有其困难度。BGA工作时的芯片温度接近环境温度,其散热性良好。但BGA封装也具有一定的局限性,主要表现在:BGA焊后检查和维修比较困难,必须使用X射线透视或X射线分层检测,才能确保焊接连接的可靠性,设备费用大;易吸湿,使用前应先做烘干处理。

SOT的英文全名是:Small Outline Transistor(小外形晶体管),SOT是一种表面贴装的封装形式,一般引脚小于等于5个的小外形晶体管。根据表面宽度的不同分为两种,一种宽度为1.3mm,一种宽度为1.6mm。

 

SOD的英文全名是:Small Outline Diode(小外形二级管),SOD后面常会是跟一串数字,表示封装的标准序号,如:SOD-23,SOD-523,SOD323等等.

VSON和WSON都是德州仪器(TI)自己的IC使用的封装,整体看起来在和半边的LCC很像。

 

芯片尺寸封装CSP (Chip Size Package)是近年来发展起来的一种新封装技术。它减小了芯片封装外形的尺寸,做到裸芯片尺寸有多大,封装尺寸就有多大。 CSP的定义为:封装周长等于或小于芯片裸片周长的1.2倍,或者封装面积小于裸片面积的1.5倍。因而CSP的封装效率(指硅片面积与封装后的总面积之比)比QFP和BGA都要高。CSP有一些不同的结构,如挠性基板的插入式、陶瓷刚性基板的插入式、面阵列凸焊点式和片上引脚式(1ead on chip)等。如LOC,它与以往的封装结构不同,它不再将芯片先粘接在基板上,面是直接粘接在引脚框架上(即取消基板),这样可缩小封装侧面到芯片之间的距离(可缩小到0.4mm~0.5 mm)。

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