12bit sar adc电路可以直接模拟，逻辑模块也是实际电路，可以指导使用cadence或者matlab分析频谱 本次提供的小项目为12个bit sar adc, 所用工艺为simc 18mmrf,整体测试cell名称为12badc_ADC,如图所示： 
12badc_dac模块为DAC模块，12adc_COMP12是比较器模块bsarlog_16B_COUNT模块为电路所需的时间序生成电路bsarlog_logic这些都是包括逻辑模块在内的实际电路。 图2 用到的DAC结构 从开关网络控制信号网络控制信号中看出 DAC 分为四个工作状态，其中清零、采样、保持时间为三个时钟周期，12位SARADC它至少需要13个时钟来转换一个模拟量，因此，结合它DAC本文设计的工作特点SAR ADC模拟信号转换的总时间为16个时钟周期。DAC 清零阶段(0-t0）：此工作阶段的目的是将前一个转换数据所存储的电荷全部放掉。在此期间φ2和φ三是高电平，在DAC所有电容的上下极板都连接在电容阵列中VCM上。当数据转换完成时VX电压接近为VCM，因此，清零阶段所需的时间较短.5T。 采样阶段（t0-t1):在这个阶段φ1、φ2 为高电平、φ3 为低电平。此时VIN接入MSB电容阵列与右极板耦合VCM，由于φ3 低电平导致耦合电容的左极板悬挂，LSB当模拟电压接地时，电容阵列中的所有电容下极板都接地了，从而完成了模拟信号的采样过程VIN在电容阵列中以电荷的形式存在。此时所有数据码字bi 都是低电平。为保证模拟数据的充分采样，保证采样精度，采样时间定为 1.5T。采样阶段等效电路如图4所示（a）所示。 此时，存储在电容器中的电荷QX 为： 保持阶段（t1-t3):这个阶段分为两个时间段。在 t1-t2 时间段内φ2是低电平，所以即使 DAC 模拟输出端和 VCM 断开，从而实现电荷守恒。在t2-t3 阶段，φ1 为了低电平，下极板采样技术已经完成，这将在后面描述。此时假设 DAC 模拟输出电压为 V ，此时的等效电路图如图4所示（b）所示。此时由于电荷守恒，所以：
F0F11为逐次逼近寄存器；DF0、G1、G二是逻辑控制的启动电路；DF1DF14 是移位寄存器；GA~GL 是十二个三态门。clk时钟信号，EN为了启动信号，VC比较器输出信号，EOC为12位码字转换后产生的结束信号，b11~b0是 DAC 输入码字， D11~D0 是ADC并行输出。 当EN=1 时，F0F11被清零，DF0和DF1被置1，DF2DF14 被清零。由于DF0被置1，所以时钟信号clk当输入电路开始使触发器工作时，电路进入初始准备阶段 EN=0 逻辑电路开始工作。在电路准备阶段，即初始化阶段，J11=QDF1=1，由于 DF2~DF14 它们于清零状态，所以它们的输出是0，当第一个时钟上升时，F11的输出变成1F11F输出代码为1000…移位寄存器同时向右移动一位，DF0DF14 输出码字变成 1010…000。当第二个时钟上升时，因为QDF2=1，所以此时K11值不是保持0不变，而是由VC决定，即K11=VC。根据 JK 触发器的逻辑方程， F11 此时输出由K11决定，换句话说，F此时11的输出是由VC决定。当 VC=1时，b11=0当VC=0时，b11=1。 以后的工作重复上述过程，直到工作完成13小时，b11~b0 移位寄存器完全确定后，向右移位，产生高电平EOC=1.这就产生了一个时钟的上升沿，它作用于DF0上,使DF0的输出变为0，使G关闭时钟信号对逻辑电路无效。同时由于EOC=这使得三态门打开，b11~b通过三态门输出转换结果 D11~D转换结束了一个模拟量。 未使用逻辑电路verilog语言替代，但实际的全定制数字电路，整体性能如下： 参数 指标 供电电压 (V) 1.8 分辨率 (bit) 12 ENOB (bit) 10.87 输入信号频率 (Hz) 1.5M 功耗 (mW) 2.84 需要使用动态性能matlab跑fft最好使用1024点，但这需要更多的时间和计算机资源，需要再次运行 ID:69400655447912247