自DRAM制程进入20nm一开始，漏电流一直是 DRAM设备故障的主要原因。即使其他底层设备没有异常，DRAM漏电流问题会导致可靠性问题。因此，漏电流已成为 DRAM 设备设计中的重要因素。
(a) DRAM Cell, (b) GIDL in Cell Transistor, (c) Dielectric leakage between BLC and SNC, (d) Dielectric leakage at DRAM Capacitor
DRAM存储单元(图1 (a)）已存储的数据将在电源关闭时丢失，因此必须不断刷新。存储单元可以在数据丢失前存储数据， 也就是说，保留时间，是的DRAM保留时间的长短会受到漏电流的限制。
有两种重要的漏电机制会影响DRAM数据保留时间。第一种是单元晶体管漏电。DRAM单元晶体管的泄漏主要是由于网格引起的泄漏电流(GIDL)（图1 (b)），它是由漏结处高电场效应引起的漏电流。在负栅偏置下，栅极会产生耗尽区（N 漏极区)，耗尽区在区域内产生增强电场，电场引起的能带弯曲导致带间隧穿过(BTBT)。此时，在栅极移动的电子和少数载流子可以通过隧道进入漏极，从而产生不必要的漏电流。
DRAM第二种泄漏机制是位线接触 (BLC) 接触存储节点 (SNC) 电介质泄漏(图11) (c)）。当电子通过金属和介电区域(图1)时，电介质泄漏通常发生在电容器内部 (d)）。当电子通过电介质层从一个电极隧道穿过另一个电极时，会导致电介质泄漏。随着工艺节点的缩小，BLC和SNC距离也在逐渐缩短，所以这个问题越来越严重。这些结构元件的制造工艺偏差也会对位线接触与存储节点接触之间的电介质泄漏产生负面影响。
虚拟制造平台SEMulator3D?设计和工艺流数据可用于构建DRAM器件的3D模型。设备的虚拟制造完成后，用户可以通过SEMulator3D检查员从任何方向观察泄漏路径，并计算和推导总泄漏值。这个功能是理解过程变化DRAM漏电流的影响很有帮助。SEMulator3D漂移/扩散求解器可以提供电流-电压 (IV) 分析，包括GIDL结点漏电计算，实现综合设计技术的协同优化。用户还可以通过改变设计结构、掺杂浓度和偏置强度来检查漏电值的变化。
图2.(a)栅极电压和漏极电流在不同漏极电压下的变化曲线；(b)不同栅极氧化层的厚度 ( /-1nm) 接下来，格栅电压和泄漏电流的变化曲线。
图2表明GIDL随着格栅极氧化层厚度的变化而增加。格栅极氧化层越薄，建模装置格栅极与漏极之间的电势越高。
图3.(a)和(b)带BLC残留和不带BLC残留结构中BLC和SNC漏电流之间；(c)总漏电流在电压扫描下的变化。
图3显示了SEMulator3D电介质泄漏路径与位线接触与存储节点接触之间的总电流差，突出了刻蚀过程BLC的制造偏差带来的影响。如图3 (c)由于工艺偏差的影响，带BLC残留结构总漏电流高于无BLC残留结构的总泄漏电流。
图4.(a) DRAM电容Z平面截面图像及电介质泄漏路径；(b)电容X平面界面图像及电介质泄漏路径；(c)总泄漏电流和偏置强度的变化曲线。
图4所示为DRAM电容电介质泄漏的例子。 (a)和4 (b)分别是DRAMZ平面和X平面截面图SEMulator3D这两个平面上观察到的电介质泄漏路径的投影。 (c)显示位于底层 (BTM) 电极的漏电流随着外部偏置而变化。
图5.(a) DRAM单元的混合浓度视图显示了将交流信号应用于字线WL2时，字线WL电容器类型(以及其他节点的预期位置)；(b)字线WL2.设备上其他节点之间的电容计算值。
影响DRAM性能的另一个重要因素是装置的寄生电容。DRAM开发期间应进行沟通(AC)因为位线耦合会导致写恢复时间(tWR)延迟和其他性能故障。多晶硅不仅用于晶体管栅极，还用于位线接触和存储节点接触，导致多个潜在的寄生电容(见图5 (a)），因此，必须对整个设备进行电容测量。SEMulator3D内置AC复杂模拟3模拟3的分析功能D结构寄生电容值。例如，通过模拟将交流信号应用到字线上WL2，SEMulator3D可获得全新的设计DRAM结构中字线WL2与所有其他节点之间的电容值以及随电压变化的曲线(图5) (b)）。
总之，各种来源的漏电流和寄生电容会导致DRAM的故障。在DRAM在开发过程中，工程师应仔细评估这些故障模式，并考虑工艺变化对漏电流和寄生电容的影响。虚拟构建3D对不同工艺条件下的寄生和晶体管效应进行分析DRAM下一代寻径过程。SEMulator3D集成了3D工艺模型、R/C可快速验证分析和设备分析功能DRAM器件结构在不同工艺假设下是否容易发生漏电流或寄生电容故障。