1.CMOS的功耗组成
=
：PMOS和NMOS同时导通消耗的瞬态功耗，CMOS在转换0和1的过程中，P、N管道会同时导通，产生一个由Vdd到Vss狭窄的脉冲电流导致功耗。
：在开关过程中，电路充放电输出节点负载电容所消耗的功耗。有两种写作方法：p = 1/2CLVDDVDDTr（Tr输入信号翻转率)和P = CLVDDVDD*f(f时钟频率，一个周期反转两次)。
：P = Is * Vdd。 Is：漏电流。Vdd：工作电压。
在CMOS在电路中，静态功耗是由漏电流引起的。晶体管工艺先进，漏 Cmos漏电流主要包括:反偏PN结电流和MOS管道的亚阈值电流。
2.低功耗设计方法
功耗来源包括静态功耗和动态功耗。低功耗设计计低功耗RTL各级、系统结构级、系统级都要进行，层次越高，功耗降低越有效。 软硬件划分、多电压域、多阈值电压、门控时钟、减少电容、衬底偏压。 
2.1 系统级
软硬件划分:常用的模块用硬件节约功耗，减少代码量，选择处理器。
2.2 体系结构级
：根据各区域的要求，将设计划分为区域的要求使用不同的电源电压。动态功耗方程中的功耗与电压成正比。
：不同阈值电压的单元使用高阈值电压MOS管可以防止NMOS和PMOS都处于开启状态，降低导通功耗和漏电。
：对DSP等频繁访问存储器数据的处理器，预先将数据从主存取到缓存，使计算能耗下降。
:当需要峰值计算载荷时，处理器在正常电压和频率下工作。当负载降低时，频率也降低，以满足计算能力的要求。
2.3RTL级
：将产生时钟PLL关闭，或用时钟切换IP核在快慢时钟间切换，进入休眠模式。动态功耗方程中时钟翻转率F。
：if-else,default写完。避免产生锁存器。尽量保持信号，这样会综合控制出门时钟。
不能综合出门控时钟的写法 出门控时钟的风格可以综合
2.4晶体管级
减少电容：即减少动态功耗方程 C 负载电容。 衬底偏压：偏置衬底电压，提高晶体管阈值。但阈值电压的升高会影响性能，并使用动态 在工作模式下保持较小的偏置电压，在保持模式下加强偏置电压。
3独热码
含义：使用 N 位寄存器对 N 编码状态，每次只有一个高电平，其余为低电平。 优点：转换速度提高，稳定性好，译码输出控制简单 FPGA。 1)解决数据离散问题。为了使距离计算更加合理，状态机中每个状态跳变的距离不同 个距离跳变位数一样。 2）FPGA 在布线资源在布线资源上，组合逻辑消耗大量布线资源(通过搜索组合逻辑) 表实现，表之间的连接将消耗布线资源。 ）在任何时候使用独热码，N 只有一个触发器 为高电平，其余为低电平。减少组合逻辑资源。 二进制和格雷码适用于更多的组合逻辑和更少的触发器。one-hot 反之
为什么我们使用独热码而不是二进制码或格雷码？从每个编码的特性开始，首先是独热码，因为每个状态只有1bit它是不同的，所以当执行到43行时（state == TWO）当这个句子时，综合器会识别它是一个比较器，因为只有1比特为1，所以综合器会被智能优化为（state[2] == 1’b1），这相当于将之前的3比特比较器变成1比特比较器，大大节省了组合逻辑资源，但成本是状态变量的位宽需要更多，我们FPGA中组合逻辑资源相对较少，因此更有价值，而寄存器资源更多，因此非常完美。二进制编码的情况与独热码正好相反。由于使用的状态变量较少，在减少寄存器状态的同时无法优化比较器部分，因此使用的寄存器资源较少，使用的组合逻辑资源较多我们也知道CPLD它是一个组合逻辑资源多、寄存器逻辑资源少的装置，因为我们在这里使用它FPGA因此，使用独热码编码器件。由于比较部分的优化，使用独热码编码的状态机可以在高速系统上运行，原因是多比特比较器每个比特到达比较器的时间可能是由于布局布线长度和路径延迟，因此在高速系统下，会导致收集到不稳定的状态，导致比较结果产生时钟毛刺，使输出不稳定，单比特比较器不需要考虑这个问题。
以下是示意图分析：
虽然用独热码编码有很多好处，但如果状态数很多，即使是FPGA也不能吃独热码对寄存器的消耗，所以当状态特别多时，可以用格雷码对状态进行编码。虽然格雷代码使用的寄存器资源少，组合逻辑资源多，但相邻状态转换只有一个状态，不仅可以消除多个信号线传输延迟引起的毛刺，还可以降低功耗，所以优于二进制代码，相当于独热代码和二进制代码折叠。
最后，我们用一个表格来总结什么时候使用什么样的编码效果最好（有时无论你使用什么样的编码方法，综合器都会根据实际情况智能地为你转换编码，当然，这需要你设置额外的综合约束，这里我们不会详细解释） 。
参考文章《笔试经》第一弹:华为硬件逻辑岗