摘要 2016
由于通道控制更有效，功耗更低，FinFET 该技术被认为是现代高性能、低功耗集成电路设计的更好替代品。 然而，与传统平面CMOS基于技术FinFET由技术变化引起的栅极错位问题和互连线产生的寄生电阻变得更加严重。 未对准和不想要的寄生电阻可能会增加阈值电压，降低晶体管的泄漏电流。 在将 FinFET 在模拟电路设计中，漏极电流的变化会破坏晶体管之间的电流比匹配，降低电路性能。 本文介绍了第一个 FinFET 用于生成共质心的布局和布线算法 FinFET 为了准确匹配晶体管之间的电流比，阵列。 实验结果表明，与最先进的共质心布局器相比，匹配驱动 FinFET 布线算法可以获得最佳的电流比匹配。 
背景
系统在现代电影中 (SoC) 在设计中，晶体管的电压已从传统的超阈值区域积极运行到亚/接近阈值区域，以有效降低集成电路的功耗 [Dreslinski 等人。. 当MOSFET在导通状态下工作时，在栅极下的硅区形成导电沟，如图1所示（a）所示。 传统的平面 CMOS 技术缩小到 22nm 在节点以上，导电通道变短，难以有效控制短通道效应 (SCE) [ITRS 2012]。 因此，高泄漏电流和阈值电压的变化会显著影响电路的性能、功耗和可靠性。 克服平面 CMOS 作为体硅，微缩困难已经开发了几种新的设备技术 MOSFET 替代结构，提高可靠性。 在这些设备技术中，鳍场效应晶体管 (FinFET) 的三维 (3-D) 被认为是最有希望取代体硅的 MOSFET 实现最终缩放的技术之一 [Chiarella 等人。 2010]。 当 FinFET 在导通状态下工作时，会形成垂直硅鳍包裹的导电通道，如图所示 1(b) 所示。 采用环绕式栅极结构，FinFET 能更好地控制漏源沟通，减少漏源沟通 SCE，随机掺杂剂的波动通过近本征沟减少 [Rasouli 等人。 2009]; 因此，可以显著减少泄漏电流和阈值电压的变化 [Chiarella 等人。 2010]。 有了这些优点，有人建议设计有 FinFET 为了更好地提高功率、性能和芯片面积 [Wambacq 等人。 2007]。 虽然 FinFET 可有效减少技术 SCE 影响有利于集成电路的功率、性能和芯片面积，但一些光刻技术引起的工艺变化和布局引起的寄生效
由于栅极不对准，FinFET 经过一组光刻工艺后，印刷栅极的位置可能会偏离预期位置，这将增加阈值电压，降低阈值电压 FinFET 的漏极电流 [Valin et al. 2012； 富尔德等人。 2007； 萨兰吉亚等人。 2013]。 图 2 显示了格栅极不对准的示例。 理想情况下，FinFET 如图所示 2(a) 所示。 然而，由于工艺的变化，印刷通常会错位，如图所示 2(b) 所示。 根据 Valin 等人的说法。 [2012]，对于 10nm 工艺技术，到源极侧或漏极侧的未对准距离可高达 5nm。 萨兰吉亚等人。 [2013] 报道说，FinFET 的阈值电压 Vth 对源极侧未对准比对漏极侧未对准更敏感。 在最坏的情况下，当栅极和 FinFET 的漏极错位 5nm 时，Vth 会增加 0.01V。 另一方面，当栅极与 FinFET 源极侧错位 5nm 时，Vth 增加了 0.05V。 电源电压为 1V 在这种情况下，增量可以显著降低 FinFET 的漏极电流 40%。 由于大多数模拟构建模块（如电流镜和差异对准）需要高度匹配的漏极电流，因此由于格栅极不对准而导致的任何电流变化都可能破坏电流比匹配，降低电路性能。 因此，在这些建筑块的布局设计过程中，必须考虑网极错位的存在。 需要注意的是，在IC同一芯片在制造过程中有所不同FinFET栅极的错位方向和距离通常相同。 设计师需要做的是仔细安排电流镜或所有差异 FinFET 为了使不同晶体管之间的漏极电流比与电流镜或差异完美匹配 [Fulde et al. 2007]。
除栅极错位外，基于 FinFET 技术上，相互连接的寄生电阻不容忽视 [Subramanian et al. 2006]。 它逐渐主导了电路设计的性能、信号完整性和可靠性 [Baldi 等人。 2001]。 假如不仔细考虑模拟 IC 晶体管的漏极电流可能会在布局中发生很大变化。 如第 1.1 大多数模拟构建块，如电流镜和差异对，对电流变化或电流失配非常敏感； 寄生电阻引起的任何电流变化也会破坏电流比匹配，降低电路性能。 因此，在布局设计这些积木时，还需要考虑布线引起的寄生电阻的存在。
如图 3(a) 所示有参考晶体管 tRef 和 k 缩放晶体管 t1, t2,…, tk 电流镜将产生一组恒定的复制电流 I1, I2,… ., Ik, 流过 t1, t2,…, tk，无论负载如何，通过复制流过 tRef 的参考电流 IRef。 如果晶体管的尺寸或沟宽度按比例缩放 ti 是 tRef 的 n 倍，则 Ii 相对于 IRef 被缩放 n 倍。 为减少工艺变化引起的晶体管失配，每个晶体管分解成几个单元晶体管，如图3所示（b）所示。 然后将单元晶体管与公共中心点对称放置，如图所示 3? 所示。
在图3 (a) 在中间，由于电流镜中不同晶体管的源极端子完全连接，连接不同晶体管的源极端子的布线足够短；因此，可以忽略相应的寄生电阻。然而，当大量单元晶体管的布局具有共同的纹理约束时，属于同一晶体管ti一些单元晶体管可以远离彼此。寄生电阻存在不可忽视的寄生电阻Rutj，与连接单元晶体管的漏极端子相对应utj如图3所示 (b) 所示。所以，共心FinFET在布局和布线过程中匹配互连电缆的长度对于更好的电流比匹配至关重要，从而减少寄生电阻的存在造成的电流失配。
调研
为了在电流镜或差异对中生成匹配的晶体管布局，以前的所有工作 [Ma et al. 2011； 林等人。 2011； 肖和年轻 2009; 林等人。 2009、2007； 龙等人。 2005；马等。 2007； 严等人。 2006； 张等人。 2010] 提出了平面 MOSFET 同时考虑重叠性、对称性、分散性和紧凑性，考虑了各种共质心布局和布线方法 [Hastings。 2006]。 以前的工作没有考虑到原因 FinFET 在公共质心布局和布线过程中，格栅极错位的影响以及寄生电阻的匹配。 虽然 Long 等人。 [2005] 提到共质心结构内晶体管的手动条件，不能达到与栅极失准影响匹配的最佳电流比。 其他近期作品 [Huang et al. 2013； 林等人。 2012b； 何等人。 2013； 李等人。 2014; 林等人。 2012a, 2013, 2014]专注于优化共质心电容布局布线，但这些作品中的电容仍与FinFET技术与寄生电阻在共质心布局布线过程中的影响无关。 因此，现有的方法无法成功生成具有最佳电流比和存在栅极失准和寄生电阻匹配的共质心布局。
— 我们提出了第一个共质心 FinFET 布局和布线公式考虑了下一代模拟设计中格栅极不对准和寄生电阻的影响，以及所有传统的共质心规则，包括重叠、对称、分散和紧凑 . — 我们推导出新的评估电流镜中晶体管之间的电流比匹配，以及共质心 FinFET 格栅极未对准和寄生电阻存在于阵列中。 — 基于导出的质量指标和空间相关模型，我们提出了新颖的寄生感知 FinFET 布局和布线算法优化电流比匹配，最大化共质心 FinFET 阵列的分散度。 ——我们的实验结果表明，提出的方法可以在电流镜中晶体管之间实现更好的电流比匹配，同时保持较高的色散度。
数据集
我们在配备 Intel Core i7-2600 3.4GHz CPU 和 16GB 在个人计算机上使用内存 MATLAB 编程语言实现了建议的共质心 FinFET 放置方法。 我们创建了一组电流镜测试用例，CM1、CM2、…、CM8.晶体管宽度比不同，如表 III 第二列所示。 为了证明我们方法的有效性，我们进行了两组实验：（1）应用不同的布局方法和寄生感知布线方法，（2）应用寄生感知布局和寄生感知布线方法 .
实验指标
具体方法
空间相关模型评估离散度
在生成电流镜的公共质心位置时，有必要优化晶体管与所有其他缩放晶体管之间的匹配质量，以获得准确的缩放因子。 据林等人说。 [2012b]，晶体管失配可分为系统失配和随机失配两类。 为了减少系统失配，每个晶体管分解成几个单元晶体管，与公共中心点对称放置，如图所示 3? 所示。 另一方面，随机失配主要与加工条件或材料特性的统计波动有关。 由于这些波动是随机的，每个晶体管的所有单位晶体管应均匀分布在整个公共质心位置，以显示最大的分散 [Razavi 2000]。 罗等人。 [2008] 提出了测量公共质心放置整体相关系数或分散度的空间相关模型 ρ。 对于 n 个晶体管，ρ 定义为一对晶体管的所有相关系数的总和 (1) 中。
电流失配是由电极失调和寄生电阻引起的
如第 1 节所述，基于 FinFET 技术的和寄生电阻问题可能会对电流镜中不同晶体管的漏极电流产生很大影响。 除了基于空间相关模型来评估共质心布局的分散性外，还需要研究如何评估网极不准确和寄生电阻的漏极电流匹配质量。 在第 3.1 节中，我们先推导了用于评估共质心 FinFET 阵列中电流镜的电流失配的质量指标，其中存在栅极失准和寄生电阻。 在第 3.2 节中，我们提出了一个案例研究，以说明确定每个晶体管的方向并考虑在共质心 FinFET 布局和布线期间的寄生电阻匹配以最大限度地减少栅极失准和寄生电阻的影响的重要性。
要将参考电流复制到其他缩放晶体管，缩放晶体管必须在饱和区运行 [Razavi 2000]。 根据 Subramanian 等人的说法。 [2006]，在漏极端子存在寄生电阻的饱和区域中，单位晶体管的漏极电流uti由公式（4）定义。 R u t i R_{ut_i} Ruti表示对应于连接uti的漏极端子和属于同一晶体管的其他单元晶体管的漏极端子的导线的寄生电阻。 我们采用 1V 电源电压的 10nm FinFET 技术。 表 I 中列出的工艺参数可以从 ITRS [2012] 和 Liu 等人获得。 [1998]。
由于栅极未对准的影响可能会增加晶体管的 Vth，因此 Iuti 可以写成 Vth 的函数。 考虑到栅极错位，漏极侧错位的单元晶体管的阈值电压记为Vd th，源极侧错位的单元晶体管的阈值电压记为Vs th。 根据等式（4），如果晶体管 ti 包含具有漏极侧栅极失准的 nd 个单位晶体管和具有源极侧失准的 ns 个单位晶体管，其中 n = nd+ns，则漏极电流 Ii 存在 栅极失准和寄生电阻可以用公式 (5) 表示。
共质心FINFET布局和布线算法
基于等式（1）和（10）中色散度和电流失配的评估指标，我们提出了考虑栅极失准和寄生影响的优化共质心FinFET布局的生成 阻力，同时最大限度地分散程度。 我们的方法从开始，同时最大限度地减少由栅极失准导致的电流失配（第 4.1 节）。 基于确定的单元晶体管的方向，我们通过，同时限制布局范围（第 4.2 节），从而产生一个初始的共质心 FinFET 布局，使得由于寄生电阻的影响减小。 一旦获得了每一行的布局，我们通过（第 4.3 节）。 最后，我们执行（第 4.4 节）。
为了减少由于栅极未对准引起的电流失配，必须正确确定单元晶体管的方向。我们将问题表述为在无向图中找到最小权重集团 Minimum Weight Clique [Cormen等人2001]，以同时确定单元晶体管的方向。图中的每个顶点表示晶体管ti的单元晶体管取向的一种配置，该晶体管ti分别具有具有源极侧未对准的ns i单元晶体管和具有漏极侧未对准的nd i单元晶体管。如果两个顶点对应于两个不同的晶体管ti和tj，则在两个顶点之间存在一条边。可以通过等式 (9) 计算的边缘权重gi_j表示基于由顶点表示的单位晶体管取向的配置，ti和tj之间的电流失配。 求解图中的最小权重团问题称为 NP 完全问题。 我们使用分支定界算法应用启发式[¨Osterg˚ard 2001]。 我们列举了图中每个晶体管的单位晶体管方向的所有可能配置（即，k 指 FinFET 具有 k+1 配置，其方向是源极侧未对准和漏极侧未对准的组合）。 图 5 显示了具有三个晶体管 A、B 和 C 的电流镜的最小权重团公式，其中每个晶体管分别具有 2、2 和 3 种可能的单位晶体管方向配置。 通过在无向图中找到最小权重团，可以确定每个晶体管的单元晶体管方向的最佳配置，从而可以实现由于。
给定确定的单元晶体管的方向，我们希望生成 Nr 行和 Nc 列的共质心 FinFET 布局，同时保持单元晶体管的方向，最大限度地减少由于寄生电阻引起的电流不匹配 ，并最大化分散度。 由于所有单元晶体管的方向都已确定，因此共质心 FinFET 阵列的电流失配由 P 决定。我们需要找到最佳布局，从而在布线后产生匹配的寄生电阻。 为了实现这一目标,我们介绍每个晶体管的位置范围约束限制的放置区域对应的单元晶体管在一个允许距离,定义如下: 定义1.晶体管的布局范围约束，ti,isa2-tuple组合，记为{Di C, Di R}，将ti的单位晶体管的位置限制在Di C (Di R)in x的距离内 - 方向（y 方向）从 Nr 行和 Nc 列单元晶体管阵列的中心。
值得跟进
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