MOS，现场效应管，四端设备，S、D、G、B四个端口可以实现开关的逻辑状态，进而实现基本的逻辑门。NMOS和PMOS对偶特征明显：NMOS高电平开启(默认为增强型，采用硅栅自对准工艺，这里不涉及耗尽型设备)，PMOS低电平打开。在忽略方向的情况下，采用共S极接法，具有以下特点：
第一张图是Vds随Vgs用于描述开关特性的变化。这一原理通常是基于以下逻辑分析。
第二张图是Ids随Vds用来描述变化的简图MOS静态特性。
MOS静态特征由线性区和饱和区两个区域决定。
前者通常是动态功耗的主要原因，后者是静态电压振幅的决定性因素。
线性区有：Id=μCoxW/L［(Vgs-Vth)Vds-1/2Vds^2］
饱和区有：Id=1/2μCoxW/L(Vgs-Vth)^2
后面的MOS该装置通常根据这两个区域的电气特性来分析整体电气特性。电压振幅、面积、噪声容量、功耗和延迟基本上来自该区域的原理。
2、CMOS电路及其改进
(1)最基本的CMOS电路--反相器
这是反相器的地图草图和电路草图，用来描述反相器的地图位置和逻辑关系。
反相器的功能非常简单，即Vout输出为Vin的反向。
功耗：PMOS和NMOS静态不同时导通，即无静态功耗。NMOS和PMOS延迟关闭，有动态功耗。
从电压摆幅上看：NMOS可以将Vout拉到L0(逻辑0)，PMOS可以将Vout拉到L1、能保证全电压摆幅。
从面积上看：PMOS和NMOS每一个，标准的CMOS面积，其他电路的面积以其为参考。
从噪声容：CMOS对其他电路进行标准噪声容量比较。
从延迟的角度取决于MOS管道工艺也是其他电路延迟的参考。
小知识：定义噪声容量
图中g代表斜率，两个噪声容量一般相等，一些特殊设计需要不对称的噪声容量。可以看出，噪声容量越大，反相器变化越快，响应速度越快。
(2)与门和或门CMOS实现
使用CMOS实现逻辑，需要的理解上拉网络和下拉网络：
上拉网络：标准CMOS中采用PMOS组成上拉网络，负责实现L1的电压。
下拉网络：标准CMOS中采用NMOS形成下拉网络，负责实现L0的电压。
CMOS在中间，通过上拉网络和下拉网络的相互排斥，确保静态下没有直接电流，即上拉网络和下拉网络的导向状态总是相反的。这意味着上拉网络和下拉网络之间存在对偶关系——串联并联。
再次关注网络的导通关系：
串联的NMOS两个输入都需要L1.输出可以完成下拉L0，即Y=AB，不完全和逻辑。
并联的PMOS两个输入都需要L0.输出不能完成下拉L0，即Y=A B，不完整或逻辑。
所以，CMOS逻辑和或逻辑如下：
由于以NMOS作为串并联参考，构建的逻辑需要取非。
与反相器相比，这主要是为了扩展N网络和P网络，这是后来的改进和CMOS与其他电路组合的基础。
由于空间问题，这里不再详细描述电路的特性，而是补充了风扇和延迟之间的关系。
以非门为例：
A连的MOS(暂称MA)有源区S不接地，即Vs被抬高(在Vb=0)。Vth它会变得更高，导致所需的时间增加，延迟增加。这是风扇进入2的状态。一般来说，风扇进入不应超过4，否则延迟会迅速增加。
(3)CMOS改进
CMOS改进方针是减少或消除PMOS，主要思路如下：
使用电阻(或类似电阻功能的设备，如恒通MOS管)替代PMOS。问题:下拉时有比电路，需要设计管道尺寸，保证达到L0的电压要求。
使用差分信号驱动NMOS代替PMOS。问题:会有一组反相器和原始反相器PMOS相当的NMOS。
3??使用DCVSL结构实现CMOS。有比电路需要在动态过程中设计PMOS的尺寸。
前两种更容易理解，但没有解释太多，主要关注第三种结构DCVSL实现原理。
DCVSL，全名差分级联电压开关逻辑使用两个PMOS两个对偶互斥输入NMOS实现逻辑功能，使用少量PMOS支持差分输出的优点。
这就是DCVSL以下两个N网络输出的结构是通过以上两个相互排斥的信号PMOS加强输出的稳定性。基本原理是以下两个N网络总是有一个导通，输出L0，L使以上两个PMOS一个导通，另一个导通，抬高PMOS输入关闭，实现信号稳定。稳态的过程是有比电路，有稳定延迟。
该电路直接使用差分信号输入上拉网络NMOS结构(即第二种思维)的区别在于不需要承受上拉NMOS电压摆幅损失。
3、TG及其改进
(1)传输管道逻辑
传动管与传动门的区别在于是否有全电压摆幅，实现的逻辑功能是一致的。
可以看出，传输管的逻辑关系仍然是串联和并联的，串联、并联或需要使用保护电路来防止悬挂。输出逻辑与输入信号有关，可作为可编程电路的单元。
(2)TG逻辑的改进
TG逻辑的改进仍然专注于消除PMOS。根据反向输入NMOS等于PMOS如上图3所示3中的结构，可以PMOS替换。可见传输管不能无损传输，信号需要用反相器恢复稳定。
4、动态电路
静态电路需要保持上下拉电路相互排斥，存在动态损失。
动态电路的理念是使用时钟信号来确保上下电路相互排斥，这样只需要一个网络就可以实现目标功能。图为下拉N网络的电路，也可通过上拉P网络实现。两者的级联要求只是对偶，可以间隔连接。这是动态电路级联的形式PN连接。另一种方法是使用多米诺电路，即在同N或同P之间使用反相器，以确保动态电路预充正确。
下面说明动态电路的工作模式：
预充-求值
在CLK=0时，P导通，输出预充到1；
在CLK=1时，N导通，读取N网络的导通状态，值为0或1；
逻辑输出在预充求值完成后实现。
问题:求值时输入不能改变，否则会有逻辑x，这意味着动态电路多与时序电路联合使用，形成流水线。
问题：电容存储电荷实现电平损耗，需要CLK不断刷新。
动态电路优化：
一级动态电路CLK需要P和N两个MOS对于二级动态电路，预充时已知某个信号为0(多米诺为0，PN如果输入逻辑如果输入逻辑证网络关闭，则可以节省网络控制MOS管。
5.组合逻辑分析
(1)电压摆幅
电平需要能够维持L1和L0两个状态区间内，一旦混乱，就会出现逻辑错误。一般来说，可以使用电平恢复电路维持电压(一个反相器与PMOS构成的电平恢复)。需要添加长逻辑链BUFF维持电压(这在传输管道中尤为重要)。
(2)逻辑延迟
本部分分析了组合电路的延迟，采用标准估算方法（软件可以测量，但设计需要估值），专业词汇称为逻辑努力。
延迟标准反相器链T=tp0 tp0*f，其中tp0是空载延时，f是扇出。f=Cout/Cin，串联同尺寸的反相器时，f=1，并联时f=N，N下一级并联的数量。常用术语FO4是扇出为4的设计。
对于反相器，需要使用具体的计算来获得比例。使用反相器链f=F^(1/N)优化规则。
基于反相器链，可以推导CMOS门链延迟：
反相器常用P:N的W/L为2:1(综合面积、速度、噪声、功耗考虑值)。在此基础上，可以推出相同最优尺寸的非门尺寸为2:2:2:2，或者非门尺寸为4:4:1:1。计算原则是串联翻倍并联的最佳尺寸等效规则。
然后是CMOS门的延时：d=p gh，p为基准延时tp0的倍数，g为电学而努力，h为逻辑而努力。
以非门为例，得出以下参数：
p=(等效两个理想反相器)，g=4/3(A=2 2，B=2 2)，h=Cout/Cin(单链，如果有分支，加B参数，即下一级负载数)。
优化方法也是一样的，使得f=F^(1/N)，实现最优延时。f=gh，F=GBH，大写是连乘小写。
6、锁存器
由于篇幅有限，这里不再画图，大致解释锁存器的结构：
类似于时钟控制开关（通常使用传输门作为开关），时钟打开开关时读取数据，关闭时锁定数据。输出数据通过时钟信号与输入隔离（理想半周期）。
7、触发器
由两个锁存器和中间一个存储单元(一般是首尾相连的反相器)组成。锁存器的锁存时间相反，输入端锁存器打开时存入数据，锁存时读出数据。与锁存器整个时钟周期都在锁存依靠电平不同，触发器依靠时钟的上升和下降实现数据的存储，且输出整个时钟周期不发生改变。
8.时序逻辑分析
建立时间：数据需要提前时钟沿，
保持时间：数据需要在时钟到达后保持时间。
传输时间：数据从存储单元传输到输出所需的时间。
具体的分析是复杂的，但是基本的原理是清晰的。建立时间是为了保证数据能够存入存储单元。保持时间是保证数据能度过时钟触发所需的延时。传输时间是保证存储单元数据能够传输到输出。
具体的时序分析是很复杂的，需要考虑许多参数，如时钟的抖动和歪斜。一般这些参数都是计算好的，使用者只需根据计算值设计相应的满足条件即可。基本的修改方法是：
对于关键路径，建立时间不足降低时钟频率，保持时间不足加BUFF。
至于如何修改建立时间和保持时间，那是电路结构的问题，需要设计更加合理的电路。常用的电路结构为C^2MOS结构，即将时钟和反相器组合成的MOS时序电路，有兴趣可以查一下。这个结构可以和多米诺组成流水线的结构。
9、功能模块
加法器、乘法器、多路选择器、移位寄存器、存储器等具有特定逻辑功能的电路所需的是逻辑设计，学习过数字电路的都不会陌生(存储器就是基于存储单元的读写DRAM和基于电容的SRAM)，这里已经到了module层次了。这个层次的设计已经可以使用verilog快捷的实现了。优化也可以基于verilog来调试优化每个门的位置和数量。
10、总结
本文从MOS管开始，基本详细地介绍了CMOS的原理，传输管TG的原理、动态电路的结构、组合逻辑延时的分析，简略地介绍了锁存器、触发器及时序电路的分析，联系到了模块层次的数字电路设计，粗浅地介绍了数字电路设计的各个层次，为以后提高数字电路设计能力打下了一定的基础。