在《先进包装最强科普》中,我们讨论了市场上先进包装的需求。但实际上是针对每个厂家的,不管是英特尔(EMIB、Foveros、Foveros Omni、Foveros Direct)、台积电(InFO-OS、InFO-LSI、InFO-SOW、 InFO-SoIS、CoWoS-S、CoWoS-R、CoWoS-L、SoIC)、三星(FOSiP、X-Cube、I-Cube、HBM、DDR/LPDDR DRAM、CIS)、ASE(FoCoS、FOEB)、索尼( CIS)、美光 (HBM)、SKHynix (HBM) 还是YMTC (XStacking),它们的包装不同,这些包装类型也是我们最喜欢的 AMD、Nvidia 等公司使用。
本文将解释所有这些类型的包装及其用途。
引线键合后,倒装芯片是常见的封装形式之一。它由许多公司提供,如OEM、集成设计制造商和外包装配和测试公司。在倒装芯片中,PCB、基板或另一个晶圆将有着陆焊盘。然后将芯片准确放置在顶部,用凸块接触焊盘,然后将芯片送到回流焊炉,加热组件,回流焊接凸点,将两者结合在一起。焊剂被清除,底部填充物沉积在两者之间。这只是一个基本的过程,因为有许多不同类型的倒装芯片,包括但不限于fluxless。
倒装芯片虽然很常见,但间距小于 100 微米的高级版本并不常见。我们在第一位 1 只有台积电、三星、英特尔、Amkor 和 ASE 大量逻辑先进的包装涉及倒装芯片技术。 3 家公司也在制造完整的硅片,另外两家公司是外包组装和测试 (OSAT)。
这个尺寸是大量不同类型的倒装芯片开始涌入的地方。我们将以台积电为例,然后将其他公司的包装解决方案与台积电的包装解决方案进行扩展和比较。台积电所有包装选项与基材、尺寸、RDL 与堆叠有关。
在标准倒装芯片中,最常见的基板通常是用铜覆盖的有机层压板。从这里开始,布线建在核心两侧,讨论最多的是 Ajinomoto build-up films (ABF)。内核在顶部建造了许多层,负责信号和功率的重新分配。这些承载信号层由干膜层压制(dry film lamination)和使用 CO2 图案化构激光或紫外线激光。
这就是台积电的专业知识开始发挥其集成风扇 (InFO) 的地方。未使用台积电 ABF 与硅制造更相关的工艺是薄膜的标准工艺。东京电子涂布机/显影剂将用于台积电。ASML 光刻工具和应用材料铜沉积工具用光刻定义再分布层。重新分布层(RTL)比大多数 OSAT 它可以生产得更小、更密集,因此它可以容纳更复杂的布线。这个过程叫扇出晶圆级封装 (FOWLP)。ASE 是最大的 OSAT,他们提供 FoCoS(基板上的风扇芯片),这是 FOWLP 它还采用了硅制造技术。三星和他们的风扇系统包装 (FOSiP),主要用于智能手机、智能手表、通信和汽车。
使用 InFO-R (RDL),TSMC 可包装高 IO 密度、复杂路由和/或多个芯片的芯片。使用 InFO-R 最常见的产品是 Apple iPhone 和 Mac 芯片,但也有各种移动芯片、通信平台、加速器,甚至网络交换机 ASIC。三星还凭借 Cisco Silicon One 网络交换机 ASIC 在市场上获胜。InFO-R 进步主要是扩展到功耗更高 IO 更大的包装尺寸。
有很多谣言说 AMD 它即将推出 Zen 4 客户端(如上图所示)和服务器 CPU 用扇出包装。SemiAnalysis 基础可以确认 Zen 4 桌面和服务器产品将使用风扇。然后,风扇将传统地包装在标准有机基板的顶部,底部将有 LGA 引脚。包装这些产品的公司和转向扇出的技术原因将后面揭晓。
标准封装将有核心基板,每侧都有 2 到 5 层重分布层 (RDL),包括更先进的集成风扇。 InFO-SoIS(集成基板系统)将这一概念提升到一个新的水平。它提供多达 14 重新分布层 (RDL),芯片之间可以实现非常复杂的布线。管芯附近的基板上有一层更高密度的布线层。
TSMC 还提供InFO-SOW(晶圆上系统)允许整个晶圆的大小,包含几十个芯片。我们写了关于使用这种特殊包装形式的文章 Tesla Dojo 1 文章。去年我们还在特斯拉 AI 该技术的使用将在几周前公布。特斯拉将在 HW 4.0 中使用三星 FOSiP。
最后,在台积电的集成扇阵容中,还有 InFO-LSI(本地硅互连)。InFO-LSI 是 InFO-R,但是多芯片下面有一块硅。这种局部硅互连将开始作为多个die之间的无源互连,但未来可以演变为有源(晶体管和各种 IP)。它最终会缩小到 25 微米,但我们认为这不会发生在第一代。第一种用这种类型包装的产品将在后面展示。
立即想到的比较最有可能是英特尔 EMIB(嵌入式多芯片互连桥),但这并不是真正的最佳选择。 Intel 的 Foveros Omni 或 ASE 的 FOEB。让我们解释一下。
英特尔的嵌入式多芯片互连桥放置在传统的有机基板腔中。然后继续构建衬底。虽然这可以由英特尔完成,但 EMIB 传统的有机基板供应商也可以完成放置和施工。 EMIB 芯片上的大焊盘和沉积层压布线和通孔的方法不需要在基板上准确放置芯片。
继续使用现有的有机层压板和 ABF 英特尔放弃了更昂贵的硅基板材料和硅制造技术。总的来说,这条供应链是商业化的,尽管目前由于短缺而相当紧张。自 2018 英特尔的 EMIB 一直在产品中发货,包括 Kaby Lake G、各种 FPGA、Xe HP GPU 还有一些云服务器 CPU,包括 Sapphire Rapids。目前所有 EMIB 产品都使用 55 但第二代是微米 45 第三代是微米 40 微米。
英特尔可以通过这个芯片将功率推到上面的有源芯片上。如有必要,英特尔还可以灵活地设计和包装,不是 EMIB 以及一些小芯片。在英特尔 FPGA 的一些拆解发现,如果英特尔发货的 SKU 不需要,英特尔不会放置 EMIB 和有源芯片。这允许优化一些细分市场的材料清单。
最后,英特尔也可以在需要的地方使用硅桥来节省制造成本。这与台积电有关 CoWoS 形成鲜明对比,后者将所有芯片放置在单个大型无源硅桥的顶部。稍后将详细介绍,但台积电 InFO-LSI 和英特尔的 EMIB 最大的区别在于基板材料和制造工艺的选择。
更复杂的是,日月光还拥有自己的2.5D包装技术,英特尔EMIB和台积电的InFO-LSI截然不同。它被用于 AMD 的 MI200 GPU,该 GPU 它将用于包括美国能源部在内的多台高性能计算机 Frontier exascale 系统。ASE 的 FOEB 台积电封装技术 InFO-LSI 更相似,因为也是扇出。TSMC 利用标准的硅制造技术构建 RDL。主要区别是 ASE 使用玻璃基板而不是硅。这是一种更便宜的材料,但它还有其他一些好处,我们稍后会讨论。
ASE 将无源互连芯片嵌入基板空腔,而不是将芯片放置,构建铜柱,然后构建整个空腔 RDL。在 RDL 以上,有源硅 GPU die和 HBM die用微凸块连接。然后用激光脱模工艺将玻璃中介层从包装中移除,然后在使用标准倒装芯片工艺将其安装在有机基板上之前完成包装的另一侧。
ASE 对 FOEB 与 EMIB 提出了很多声明,但有些是完全错误的。ASE 推销他们的解决方案是可以理解的,但让我们消除噪音。EMIB 收益率不在 80% 到 90% 的范围内。EMIB 收益率接近 100%。第一代 EMIB 芯片数量确实有缩放限制,但第二代没有。事实上,英特尔将发布历史上最大的包装产品之一 EMIB 的92mm x 92mm BGA 高级封装封装封装。扇出和光刻定义用于整个包装 RDL,FOEB 从布线密度和芯片到包装凸点尺寸,确实保留了优势,但也更贵。
与台积电相比,最大的区别似乎是原玻璃基板材料和硅。部分原因可能是 ASE 成本更有限。ASE 我们必须以更低的价格提供优秀的技术来赢得客户。台积电是芯片大师,专注于他们熟悉的技术。台积电拥有将技术推向极致的文化。在这种推动下,他们最好选择硅。
现在回到台积电的其他高级封装选项,因为我们还有一些要做的。CoWoS 平台还有 CoWoS-R 和 CoWoS-L 平台。它们与 InFO-R 和 InFO-L 几乎 1 比 1 对应。两者的区别更多地与过程有关。InFO 是先芯片工艺,首先放置芯片,然后围绕它构建 RDL。使用 CoWoS,先建立 RDL,然后放置芯片。对于大多数试图了解高级包装的人来说,差异并不重要,所以今天我们将很容易地讨论这个话题。
最大的亮点是 CoWoS-S(硅中介层)。它涉及使用已知的好芯片,倒装芯片包装在无源晶圆上,晶圆上有图案导线。这就是 CoWoS 名称来源,Chip on Wafer on Substrate。从长远来看,它是最大的 2.5D 封装平台。如第 1 这是因为 P100、V100 和 A100 等 Nvidia 数据中心 GPU 使用 CoWoS-S。虽然 Nvidia 销量最高,但 Broadcom、Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、Xillinx FPGA、Intel Spring Crest 和 Habana Labs Gaudi 只是 CoWoS 几个值得注意的例子。大多数使用 HBM 计算的重型芯片包括各种初创公司 AI 使用训练芯片 CoWoS。
进一步说明 CoWoS 这里有一些普及程度自 AIchip 的引述。AIchip是一家台湾设计和IP公司,主要利用台积电CoWoS平台协助与AI芯片相关的EDA、物理设计和产能工作。
台积电甚至没有参加与 CoWoS 容量相关的所有会议,因为台积电已经销售了他们生产的所有产品,而且要支持所有这些设计需要太多的工程时间。另一方面,台积电的客户集中度较高(英伟达),因此台积电希望与其他公司合作。AIchip 有点像中间人,即使 Tier 1 客户(Nvidia)预订了一切,AIchip 仍然获得一些容量。即便如此,他们也只能得到他们想要的 50%。
让我们转身看看英伟达在做什么。在第三季度,他们的长期供应义务跃升至 69亿美元,更重要的是,Nvidia 预付款16.4亿美元,并且未来将再预付款17.9亿美元。英伟达正在吞噬供应,特别是针对 CoWoS。
回到技术上,CoWoS-S 多年来经历了一次演变。主要特点是中介层面积越来越大。由于 CoWoS 平台使用硅制造技术,因此它遵守称为光罩限制的原则。使用 193nm ArF 光刻工具可以印刷的最大尺寸为 33mm x 26mm (858mm 2 )。硅中介层的主要用途也是光刻定义的,即连接位于其上的芯片的非常密集的电线。英伟达的芯片早已接近标线限制,但仍需要连接到封装的高带宽内存。
上图包含一个 Nvidia V100,这是 Nvidia四年前推出的 GPU,它的面积是 815平方毫米。一旦包含 HBM,它就会超出光刻工具可以打印的光罩限制,但台积电想出了如何连接它们。台积电通过做光罩拼接来实现这一点。台积电在此增强了他们的能力,可以为硅中介层提供 3 倍大小的掩模版。鉴于标线拼接的局限性,英特尔 EMIB、TSMC LSI 和 ASE FOEB 方法具有优点。他们也不必处理与大型硅中介层一样多的费用。
除了增加掩模版尺寸外,他们还进行了其他改进,例如将微凸块从焊料改为铜以提高性能/功率效率、iCap、新的 TIM/盖子封装等。
有一个关于 TIM/盖子包装的有趣故事。在Nvidia V100上,Nvidia 拥有一个无处不在的 HGX 平台,该平台可以运送到许多服务器 ODM,然后运送到数据中心。可以应用于冷却器螺钉以实现正确安装压力的扭矩非常具体。这些服务器 ODM 在这些价值 10,000 美元的 GPU 上过度拧紧了冷却器和芯片。Nvidia 的 A100 转移到在芯片上有盖子的封装,而不是直接冷却芯片。当 Nvidia 的 A100 和未来的 Hopper DC GPU 仍然需要散发大量热量时,这类封装的问题就会出现。为了解决这个问题,台积电和英伟达在封装上进行了很多优化。
三星也有类似于 CoWoS-S 的 I-Cube 技术。三星使用这种封装的唯一主要客户是百度的 AI 加速器。
接下来我们有 Foveros。这就是英特尔的3D芯片堆叠技术。Foveros 不是一个裸片在另一个裸片的顶部活动,而后者本质上只是密集的导线,Foveros 涉及两个包含活动元素的裸片。有了这个,英特尔第一代 Foveros 于 2020 年 6 月在 Lakefield 混合 CPU SOC 中推出。该芯片不是特别大的容量或令人叹为观止的芯片,但它是英特尔的许多第一款芯片,包括 3D 封装和他们的第一个混合 CPU 内核具有大性能核心和小效率核心的架构。它采用了 55 微米的凸点间距。
下一个 Foveros 产品是 Ponte Vecchio GPU,经过多次延迟,它应该在今年推出。它将包括与 EMIB 和 Foveros 一起封装的 47 个不同的有源小芯片。Foveros 芯片到芯片的连接采用 36 微米的凸点间距。
未来,英特尔的大部分客户端阵容都将采用3D堆栈技术,包括代号为Meteor Lake、Arrow Lake、Lunar Lake的客户端产品。Meteor Lake 将是首款采用 Foveros Omni 和 36 微米凸点间距的产品。第一个包含 3D 堆栈技术的数据中心 CPU 代号为 Diamond Rapids,其名称是 Granite Rapids。我们将在本文中讨论其中一些产品使用的节点以及英特尔与台积电的关系。
Foveros Omni 的全称是 Foveros Omni-Directional Interconnect (ODI)。它弥补了 EMIB 和 Foveros 之间的差距,同时还提供了一些新功能。Foveros Omni 可以作为两个其他芯片之间的有源桥接芯片,作为完全位于另一个芯片下方的有源芯片,或位于另一个芯片顶部但悬垂的芯片。
Foveros Omni 从未像 EMIB 那样嵌入基板内部,它在任何情况下都完全位于基板之上。堆叠类型会导致封装基板与位于其上的芯片的连接高度不同的问题。英特尔开发了一种铜柱技术,让他们可以将信号和电源传输到不同的 z 高度并通过芯片,这样芯片设计人员在设计 3D 异构芯片时可以有更多的自由。Foveros Omni 将从 36 微米的凸点间距开始,但在下一代将降低到 25 微米。
我们要注意的是,DRAM 还使用了先进的 3D 封装。HBM 多年来一直在三星、SK 海力士和美光使用先进封装。将制造存储单元并连接到暴露并形成微凸块的 TSV。最近,三星甚至开始推出 DDR5 和 LPDDR5X 堆栈,它们利用类似的堆栈技术来提高容量。SKHynix 正在其 HBM 3 中引入混合键合。SKHynix 将把 12 个芯片键合在一起,每个芯片的厚度约为 30 微米,并带有混合键合 TSV。
混合键合是一种技术,它不使用凸点,而是将芯片直接与硅通孔连接。如果我们回到倒装芯片工艺,没有凸块形成、助焊剂、回流或模下填充芯片之间的区域。铜直接遇到铜。实际过程非常困难,上面部分详述。在本系列的下一部分中,我们将深入研究工具生态系统和混合绑定类型。与之前描述的任何其他封装方法相比,混合键合能够实现更密集的集成。
最著名的混合键合芯片当然是最近宣布的 AMD 的 3D 堆叠缓存,它将于今年晚些时候发布。这利用了台积电的 SoIC 技术。英特尔的混合键合品牌称为 Foveros Direct,三星的版本称为 X-Cube。Global Foundries 公开了使用混合键合技术的 Arm 测试芯片。产量最高的混合键合半导体公司不是台积电,今年甚至明年也不会是台积电。出货最多的混合键合芯片的公司实际上是拥有 CMOS 图像传感器的索尼。事实上,假设你有一部高端手机,你的口袋里可能有一个包含混合粘合 CMOS 图像传感器的设备。如第 1 部分所述,索尼已将间距缩小至 6.3 微米,而 AMD 的 V-cache 间距为 17 微米。
目前索尼提供 2 stack 和 3 stack 版本。在 2 堆栈中,像素位于电路的顶部。在 3 堆栈版本中,像素堆叠在电路顶部的 DRAM 缓冲区缓存的顶部。随着索尼希望将像素晶体管从电路中分离出来并创建具有多达 4 层硅的更先进的相机,进步仍在继续。由于其 CMOS 图像传感器业务,三星是混合键合芯片的第二大出货量出货商。
混合键合的另一个即将大批量应用是来自长江存储技术公司的 Xtacking。YMTC 使用晶圆到晶圆键合技术将 CMOS 外围堆叠在 NAND 门下方。我们在这里详细介绍了这项技术的好处,但简而言之,它允许 YMTC 在给定一定数量的 NAND 层数的情况下安装更多的 NAND 单元,而不是任何其他 NAND 制造商,包括三星、SK 海力士、美光、Kioxia 和西部数据。
关于各种类型的倒装芯片、热压键合和混合键合工具,有很多话要说,但我们将把这些留到下一篇。投资者对 Besi Semiconductor、ASM Pacific、Kulicke 和 Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura 和 Applied Materials 的共同认识是不正确的,这里的各种公司和封装类型使用工具的多样性非常广泛. 但赢家并不像看起来那么明显。
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