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注：本文档重点讨论信号完整性（高速电路），不涉及电源完整性分析，我的百度网络搜索成为PCB设计师的技能要点。
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选择PCB板材必须在满足设计要求和可量产性和成本之间取得平衡。设计要求包括电气和机构。通常设计非常高速PCB板子(大于GHz当这材料问题在频率上会更重要。比如现在常用FR-4材质，在几个GHz介质损伤的频率(dielectric[?da??'lektr?k]loss)对信号衰减影响很大，可能不适用。就电气而言，要注意介电常数(dielectric constant)设计中的介质损耗频率是否合用。
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避免高频干扰的基本思路是尽量减少高频信号电磁场的干扰，即所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意模拟地的数字噪声干扰。
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信号完整性基本上是阻抗匹配的问题。影响阻抗匹配的因素包括信号源架构和输出阻抗(output impedance)，接线的特性阻抗，负载端的特性，接线的拓朴(topology[t?'p?l?d??])架构等。解决方案是端接(termination)拓朴，调整走线。
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差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side 实现的方式较多。
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要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
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接收端差分线对间的匹配电阻通常会加,其值应等于差分阻抗的值。这样信号品质会好些。
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对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近,差分阻抗就会不一致,就会影响信号完整性(signal integrity[ɪnˈtegrəti] )及时间延迟(timing delay)。
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1)基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat[məʊt]壕沟),还有不要让电源和信号的回流电流路径(returning current path)变太大。
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2)晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号,必须满足loop gain与phase的规范,而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。所以, 一定要将晶振和芯片的距离尽可能靠近。 [ˈferait bi:d]
确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead(磁珠), 不能造成信号的一些电气特性不符合规范。所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。最后才用电阻电容或ferrite bead的方式,以降低对信号的伤害。
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现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如, 是否有足够的约束条件控制蛇行线(serpentine[ˈsɜ:pəntaɪn])蜿蜒的方式,能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如,走线的推挤能力,过孔的推挤能力,甚至走线对敷铜的推挤能力等等。 所以,选择一个绕线引擎能力强的布线器,才是解决之道。
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test coupon[ˈku:pɒn](试样，试件)是用来以TDR(Time Domain Reflectometer[ri:flek'tɒmɪtə]时域反射仪) 测量所生产的PCB板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。 所以，test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值，TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)，所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。
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一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗， 例如在dual[ˈdju:əl] stripline[st'rɪplaɪn]双带状线的结构时。
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是的， 在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
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一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
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至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号源变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
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各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。
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现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz(如Rambus)以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、微孔mircrovias及搭建build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。
以下提供几本不错的技术书籍：
①HowardW.Johnson，“High-SpeedDigitalDesign–AHandbookofBlackMagic”；②StephenH.Hall，“High-SpeedDigitalSystemDesign”；
③BrianYang，“DigitalSignalIntegrity”；
④DooglasBrook，“IntegrityIssuesandprintedCircuitBoardDesign”。
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1)微带线(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W[d为a线le宽kt，rkT]为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。
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2)带状线(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
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差分信号中间是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity[ɪˈmju:nəti]免疫力)能力等。若在中间加地线，便会破坏耦合效应。
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可以用一般设计PCB的软件来设计柔性电路板(Flexible[ˈfleksəbl] Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会易弯曲的对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
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选择PCB与外壳接地点选择的原则是利用chassis[ˈʃæsi] ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground(外壳的接地点)做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
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就数字电路而言，首先先依序确定三件事情：
1)确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
2)确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic[ˌmɒnə'tɒnɪk]单调的)的问题。
3)确认reset信号是否达到规范要求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
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在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signalintegrity[ɪnˈtegrəti])有很大的影响。以下提供几个注意的地方：
1)控制走线特性阻抗的连续与匹配。
2)走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3)选择适当的端接方式。
4)避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
5)利用盲埋孔(blind/buried['berɪd] via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
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LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance[riˈæktəns])大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
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电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple[ˈrɪpl] noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
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PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1)尽可能选用信号斜率(slew[slu:] rate)较慢的器件，以降低信号所产生的高频成分。
2)注意许多高频器件摆放的位置，不要太靠近对外的连接器。
3)注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。
4)在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
5)对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
6)可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
7)电源层比地层内缩20H，H为电源层与地层之间的距离。
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将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。
也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
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数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
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在设计高速PCB电路时，阻抗匹配是设计要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
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IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量，但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才是根本解决之道。
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一般EMI/EMC设计时需要同时考虑辐射(radiated['reɪdɪeɪtɪd])与传导(conducted[kənˈdʌktɪd])两个方面.前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz). 所以不能只注意高频而忽略低频的部分.
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置,PCB迭层的安排,重要联机的走法,器件的选择等,如果这些没有事前有较佳的安排, 事后解决则会事倍功半,增加成本.例如时钟产生器的位置尽量不要靠近对外的连接器,高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射,器件所推的信号之斜率(slew rate)尽量小以减低高频成分,选择去耦合(decoupling[dɪ'kʌplɪŋ]/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声.另外,注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射. 还可以用分割地层的方式以控制高频噪声的范围. 最后,适当的选择PCB与外壳的接地点(chassis ground)。
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目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。
PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
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常规的电路设计，INNOVEDA 的 PADS 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性价比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。
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Topoverlay----顶层器件名称，也叫 top silkscreen 或者 top component legend,比如 R1C5,IC10.
bottomoverlay----同理
multilayer-----如果你设计一个4层板，你放置一个 free pad or via, 定义它作为multilay那么它的pad就会自动出现在4个层 上，如果你只定义它是top layer, 那么它的pad就会只出现在顶层上。
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2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。
Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。
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射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
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确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
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时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
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如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。
此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
此主题相关图片如下：
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1）什么是走线的拓扑架构
Topology,有的也叫routing order，对于多端口连接的网络的布线次序。
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2）走线拓扑的分类
（1）点到点拓扑
单一驱动器、单一接收器只要在驱动端或接收端进行适当的阻抗匹配，便可以得到较好的信号完整性。
普通低速网络是否能采用点到点拓扑，完全看电路的需求；而高速和超高速的互连，很多情况下必需要求点到点的互连，如高速串行信号的互连，以最小化阻抗不连续带来的影响；精确定时的时钟信号也不允许有分叉存在，因为分叉带来的阻抗不连续会引起附加抖动。
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（2）菊花链拓扑
用最短的互连传输线把所有的缓冲器连接起来，但是每个缓冲器最多只能通过两段传输线连接到另外的两个缓冲器，其衍生结构为Fly_by结构。
后来衍变成了如下我们熟悉的结构。
菊花链走线的优点：
占用的布线空间较小并可用单一电阻匹配终结；易于进行阻抗控制，端接简单，网络的布线长度短，布线较为方便，只要各个接收器在接收信号时间上的差别在允许的范围内就可以采用菊花链拓扑进行布线。对于菊花链布线，布线从驱动端开始，依次到达各接收端。如果使用串联电阻来改变信号特性，串联电阻的位置应该紧靠驱动端。在实际设计中，我们是使菊花链布线中分支长度尽可能短，安全的长度值应该是：Stub Delay <=Trt*0.1。在控制走线的高次谐波干扰方面，效果较好。
菊花链走线的缺点：
布通率低，不容易100％布通；不同的信号接收端，信号的接收是不同步的。
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（3）星形拓扑
从主驱动器开始，一个信号驱动器驱动多个信号接收器，并要求多个信号接收器同时接收信号时，每个分支的接收端负载和走线长度尽量保持一致，终端电阻的阻值应和连线的特征阻抗相匹配。星形拓扑结构可以有效地避免时钟信号的不同步问题。
星形拓扑的问题在于需要对每个支路分别终端端接，使用器件多，而且驱动器的负载大，必需驱动器有相应的驱动能力才能使用星形拓扑，如果驱动能力不够，需要加缓冲器。为了降低功耗和缓解驱动器的负载压力，可以采用RC终端端接，但这种端接方式更加复杂，而且只能用于时钟信号。星形拓扑一般在时钟网络或对信号同步要求高的网络中应用，其共同点就是要求各接收器在同一时刻收到驱动端发来的信号，星形拓扑的布线难度比菊花链拓扑的要大，占用空间也大。实际的星形拓扑会存在端接传输线分支，驱动器与公共节点间存在传输线分支，这些都会劣化信号，所以在完成星形拓扑一般需要前仿真和后仿真，以保证信号的完整性。布线从驱动端开始，平行到达各接受端，可以有效的避免时钟信号的不同步问题。
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（4）远端簇形（远端分支）
与星形很相似，不同之处在于后端连入的驱动器通过一段较长的传输线簇笼在一起。在这种拓扑结构中，要限制远端分支的长度，使分支上的传输延时小于信号的上升或下降时间。
远端簇形拓扑实际上是星形拓扑的一个改进，它将星形拓扑中位于源端的分支节点移动到与接收器最近的远端，即满足了各个接收器上接收信号的同步问题，又解决了阻抗匹配复杂和驱动器负载重的问题，因为远端簇形拓扑只需要在分支节点处终端匹配就可以了。远端簇形拓扑要求各个接收器到分支点的距离要尽量近，分支线长了会严重影响信号的质量，如果各个接收器芯片在空间上不能摆放在一起，那么就不能采用远端簇形拓扑。同样，一般需要前仿真和后仿真，以保证信号的完整性。
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（5）周期性负载
周期性负载的拓扑结构，要求每段分支的长度足够小，使分支上的传输延时小于信号的上升或下降时间。其分支传输线的特征阻抗要比主干传输线的特征阻抗小，传输速率也比原来的低，因此在进行阻抗匹配时要注意。
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这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
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首先，EMI要从系统考虑，单凭PCB无法解决问题。
层叠对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。
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一般铺铜有几个方面原因。
1)EMC.对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。
2)PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。
3)信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。
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Digital Signal Processing看你的信号速率和布线长度的比值。如果信号在传输线上的时延和信号变化沿时间可比的programmable logic device话，就要考虑信号完整性问题。另外对于多个DSP、时钟、数据信号走线拓扑也会影响信号质量和时序，需要关注。
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至于工具，除了Protel(Altium公司)，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。
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信号回流路径,即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。
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在IBIS3.2规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。
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端接（terminal）,也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。
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匹配采用方式一般由BUFFER特性、拓扑情况、电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。
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数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对沿有效信号，在保证信号沿单调性前提下，信号变化沿速度满足要求。Mentor ICX产品教材中有关于匹配的一些资料。另外《High Speed Digital designer hand book of black magic》有一章专门对terminal的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。
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IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结构级模型。
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应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。
区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC质量。因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。
现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。
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FCC:federal communication commission 美国通信委员会
EMC:electro megnetic compatibility 电磁兼容
FCC是个标准组织，EMC是一个标准。标准颁布都有相应的原因、标准和测试方法。
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差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。
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仿真的种类很多，高速数字电路信号完整性分析仿真分析(SI)常用软件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。
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高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。
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高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M以上的高速信号布局时要求信号走线尽量短。
数字电路中，高速信号是用信号上升沿时间来界定的。而且，不同种类的信号（如TTL,GTL,LVTTL），确保信号质量的方法不一样。
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