随着电子技术的快速发展和无线通信技术在各个领域的广泛应用，高频、高速、高密度已逐渐成为现代电子产品的显著发展趋势之一。
迫使信号传输高频、高速数字化PCB走向微孔、埋/盲孔化、导线精细化、介质层均匀薄型化、高频高速高密度多层PCB设计技术已成为一个重要的研究领域。
根据多年的硬件设计经验，作者总结了一些高频电路的设计技巧和注意事项，供您参考。
选择PCB板材必须在满足设计要求和可量产性和成本之间取得平衡。设计要求包括电气和机构。通常设计得很快PCB板子（大于GHz 这个材料问题在频率上会更重要。
比如现在常用FR-四种材料，几种GHz介质损失的频率（dielectric loss）它会对信号衰减产生很大影响，可能不适用。就电气而言，应注意介电常数（dielectric constant）是否与介质损伤设计的频率相结合。
避免高频干扰的基本思路是尽量减少高频信号电磁场的干扰，即所谓的串扰（Crosstalk）。可以扩大高速信号和模拟信号之间的距离，也可以增加ground guard/shunt traces在模拟信号旁边。还要注意模拟地的数字噪声干扰。
信号完整性基本上是阻抗匹配的问题。影响阻抗匹配的因素包括信号源架构和输出阻抗（output impedance），接线的特性阻抗，负载端的特性，接线的拓朴（topology）架构等。解决方案是端接（termination）拓朴，调整走线。
有两点需要注意，一是两条线的长度应尽可能长；另一个是两条线的间距（由差分阻抗决定）应保持不变，即保持平行。
有两种平行方式：一种是两条线走在同一层（side-by-side）；两条线上下相邻两层（over-under）。一般以前者side-by-side(并排，并肩)实现的方法有很多。
使用差分布线必须是信号源和接收端也是差分信号。因此，只有一个输出端的时钟信号不能使用差分布线。
接收端差分线之间的匹配电阻通常会增加，其值应等于差分阻抗值。信号质量会更好。
对差分对的布线方式应该要适当的靠近且平行。所谓的适当接近是因为间距会影响差异阻抗(differential impedance)该值是设计差异对的重要参数。差分阻抗的一致性也需要平行。如果两行忽远忽近，差分阻抗将不一致，信号完整性将受到影响(signal integrity)及时间延迟(timing delay)。
基本上，隔离模具/数字是正确的。需要注意的是，信号线尽量不要跨越分割的地方(moat)，不要让电源和信号回流电流路径(returning current path)变太大。
晶体振动是模拟的正反馈振荡电路，必须满足稳定的振荡信号loop gain 与phase即使添加了模拟信号的振荡规范，也很容易干扰ground guard traces干扰可能无法完全隔离。如果距离太远，地平面上的噪声也会影响正反馈振荡电路。因此，晶体振荡器和芯片之间的距离必须接近。
的确，高速布线和EMI有许多冲突。但基本原则是因为EMI添加的电阻电容器或ferrite bead，信号的某些电气特性不符合规范。因此，最好先使用布线和布线PCB解决或减少迭层的技能EMI例如，高速信号进入内层。最后，使用电阻电容器或ferrite bead减少对信号的损害。
目前，大多数强大的布线软件自动布线器都有设置限制来控制绕线模式和过孔数量。各家EDA有时公司的绕线引擎能力和约束设置项目相差甚远。例如，是否有足够的约束来控制蛇行线(serpentine)蜿蜒的方式，能否控制差异对的线路间距等。这将影响自动布线的布线方式是否符合设计师的想法。此外，手动调整布线的难度也与绕线引擎的能力有绝对关系。比如走线的推挤能力，过孔的推挤能力，甚至铜的推挤能力。因此，选择绕线引擎能力强的布线器才是解决办法。
test coupon是用来以TDR（Time Domain Reflectometer）测量生产的PCB 板的特性阻抗是否满足设计要求。一般来说，有两种情况：单根线和差异。所以，test coupon线宽与线距(有差异对时)应与要控制的线相同。最重要的是测量接地点的位置。为减少接地引线(ground lead)的电感值，TDR 探棒(probe)接地通常非常接近量信号(probe tip)，所以，test coupon测量信号点与接地点的距离和方法应符合所用探杆。
一般来说，在大多数情况下，空白区域的铜应用是接地的。只要在高速信号线旁边涂铜，就要注意涂铜与信号线之间的距离，因为涂铜会减少走线的特性阻抗。还应注意不要影响其层的特性阻抗，如dual strip line的结构时。
是的，电源平面和地平面在计算特性阻抗时必须视为参考平面。例如，四层板： 顶层-电源层-地层-底层，此时顶层布线阻抗模型是以电源平面为参考平面的微带线模型。
一般来说，软件自动生成测试点是否满足测试要求取决于测试点的规范是否符合测试工具的要求。此外，如果线路太密，测试点的规范相对严格，则可能无法自动将测试点添加到每条线上。当然，需要手动填写要测试的地方。
至于它是否会影响信号质量，这取决于添加测试点的方式和信号的速度。基本上，添加测试点（无需在线穿孔(via or DIP pin)当测试点)可以在线添加或从在线拉出一小段线。
前者相当于在线添加一个小电容器；后者是一个额外的分支。这两种情况或多或少会对高速信号产生影响，影响的程度与信号的频率速度和信号边缘的变化率有关(edge rate)相关的。通过模拟可以知道影响的大小。原则上测试点越小越好(当然也要满足测试工具的要求)。分支越短越好。
各个PCB当板之间的信号或电源相互连接时，例如，当A板有电源或信号发送到B板时，会有等量的电流从地层流回A板（这就是为什么Kirchoff current law)。地层上的电流会在阻抗最小的地方流回。因此，在每个连接到电源或信号的接口处，分配到地层的管脚数量不应太少，以减少阻抗，从而减少地层上的噪声。
此外，还可以分析整个电流环路，特别是电流较大的部分，调整地层或地线的连接方式，以控制电流方式（例如，在某个地方制造低阻抗，使大部分电流从这个地方行走），减少对其他敏感信号的影响。
现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网络方面，PCB板的工作频率已经达到GHz就我所知，上下层数有40层。由于芯片的进步，计算器相关应用也是普遍的PC或服务器(Server)，板上最高工作频率已达400MHz（如Rambus）以上。由于高速高密度布线的需要，盲埋孔(blind/buried vias)、mircrovias及build-up对工艺的需求也在逐渐增加。有厂家可以大量生产这些设计要求。
微带线(microstrip) Z={87/[sqrt(Er 1.41)]}ln[5.98H/(0.8W T)] 其中，W为线宽，T为铜皮厚度，H从走线到参考平面的距离，Er 是PCB 板材介电常数(dielectric constant)。这个公式必须是0.1<(W/H)<2.0 及1<(Er)<只能应用15种情况。
带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T 0.8W)]} 其中，H两个参考平面之间的距离，线位于两个参考平面的中间。此公式必须在W/H<0.35及T/H<0.25 才能应用情况。
差分信号中间一般不能添加地线。因为差分信号最重要的应用原理是利用差分信号之间的耦合(coupling)比如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应。
可以用一般设计PCB的软件来设计柔性电路板（Flexible Printed Circuit）。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。
除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。
选择PCB与外壳接地点选择的原则是利用chassis ground 提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
就数字电路而言，首先先依序确定三件事情：
一是，确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
二是，确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。
三是，确认reset信号是否达到规范要求。这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
控制走线特性阻抗的连续与匹配。
走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
选择适当的端接方式。
避免上下相邻两层的走线方向相同，甚至有走线正好上下重叠在一起，因为这种串扰比同层相邻走线的情形还大。
利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。
除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。
注意高频器件摆放的位置，不要太靠近对外的连接器。
注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)，以减少高频的反射与辐射。
在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。
对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。
电源层比地层内缩20H，H为电源层与地层之间的距离。
将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉，模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。
数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。
一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性数据，一般可由SPICE模型转换而得（亦可采用测量，但限制较多），而SPICE的数据与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的数据是不同的，进而转换后的IBIS模型内之数据也会随之而异。
也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型数据，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确，只能不断要求该厂商改进才是根本解决之道。
一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz)。所以不能只注意高频而忽略低频的部分。一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置，PCB叠层的安排，重要联机的走法，器件的选择等，如果这些没有事前有较佳的安排，事后解决则会事倍功半，增加成本。
例如，时钟产生器的位置尽量不要靠近对外的连接器，高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射，器件所推的信号之斜率(slew rate)尽量小以减低高频成分，选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。
另外，注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后，适当的选择PCB与外壳的接地点(chassis ground)。
目前的PCB设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。PLD的设计的初学者可以采用PLD 芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
常规的电路设计，INNOVEDA的PADS就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家王升）
Topoverlay--顶层器件名称，也叫top silkscreen或者top component legend，比如R1 C5，
IC10.bottomoverlay--同理multilayer--如果你设计一个4 层板，你放置一个free pad or via，定义它作为multilay 那么它的pad 就会自动出现在4 个层 上，如果你只定义它是top layer，那么它的pad就会只出现在顶层上。
2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的布局（layout)和布线（routing)应该和原理图一起考虑的，因为布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，特殊形状铜箔实现，因此要求EDA工具能够提供参数化器件，能够编辑特殊形状铜箔。Mentor公司的boardstation中有专门的RF设计模块，能够满足这些要求。而且，一般射频设计要求有专门射频电路分析工具，业界最著名的是agilent的eesoft，和Mentor 的工具有很好的接口。
射频微带线设计，需要用三维场分析工具提取传输线参数。所有的规则应该在这个场提取工具中规定。
确保时钟的驱动能力，不应该通过保护实现，一般采用时钟驱动芯片。一般担心时钟驱动能力，是因为多个时钟负载造成。采用时钟驱动芯片，将一个时钟信号变成几个，采用点到点的连接。选择驱动芯片，除了保证与负载基本匹配，信号沿满足要求（一般时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内时延。
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。如果要长距离传输，建议采用差分信号。LVDS 信号可以满足驱动能力要求，不过您的时钟不是太快，没有必要。
如果是三次谐波大，二次谐波小，可能因为信号占空比为50%，因为这种情况下，信号没有偶次谐波。这时需要修改一下信号占空比。此外，对于如果是单向的时钟信号，一般采用源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采用下图公式得到。
Topology，有的也叫routing order，对于多端口连接的网络的布线次序。
这种网络信号方向比较复杂，因为对单向，双向信号，不同电平种类信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师要求很高，要求对电路原理，信号类型，甚至布线难度等都要了解。
首先，EMI要从系统考虑，单凭PCB无法解决问题。层迭对EMI来讲，我认为主要是提供信号最短回流路径，减小耦合面积，抑制差模干扰。另外地层与电源层紧耦合，适当比电源层外延，对抑制共模干扰有好处。
一般铺铜有几个方面原因：
一是，EMC。对于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。
二是，PCB工艺要求。一般为了保证电镀效果，或者层压不变形，对于布线较少的PCB板层铺铜。
三是，信号完整性要求，给高频数字信号一个完整的回流路径，并减少直流网络的布线。当然还有散热，特殊器件安装要求铺铜等等原因。
看你的信号速率和布线长度的比值。如果信号在传输在线的时延和信号变化沿时间可比的话，就要考虑信号完整性问题。另外对于多个DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需要关注。
至于工具，除了PROTEL，还有很多布线工具，如MENTOR的WG2000，EN2000系列和powerpcb，Cadence的allegro，zuken 的cadstar，cr5000 等，各有所长。
信号回流路径，即return current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源通过最短路径返回驱动器端。这个在地或电源上的返回信号就称信号回流路径。Dr.Johson在他的书中解释，高频信号传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI分析的就是这个围场的电磁特性，以及他们之间的耦合。
在IBIS3.2规范中，有关于接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真软件（HYPERLYNX或IS_multiboard），建立多板系统时，输入接插件的分布参数，一般从接插件手册中得到。当然这种方式会不够精确，但只要在可接受范围内即可。
端接（terminal），也称匹配。一般按照匹配位置分有源端匹配和终端匹配。其中源端匹配一般为电阻串联匹配，终端匹配一般为并联匹配，方式比较多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。
匹配采用方式一般由BUFFER特性，拓普情况，电平种类和判决方式来决定，也要考虑信号占空比，系统功耗等。
数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时刻得到可以确定的信号。对于电平有效信号，在保证建立、保持时间的前提下，信号质量稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足要求。MentorICX产品教材中有关于匹配的一些资料。
另外《High Speed Digital design a hand book of blackmagic》有一章专门对terminal的讲述，从电磁波原理上讲述匹配对信号完整性的作用，可供参考。
IBIS模型是行为级模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他结构级模型。
应该说从原理上讲是一样的。因为电源和地对高频信号是等效的。
区分模拟和数字部分的目的是为了抗干扰，主要是数字电路对模拟电路的干扰。但是，分割可能造成信号回流路径不完整，影响数字信号的信号质量，影响系统EMC质量。因此，无论分割哪个平面，要看这样作，信号回流路径是否被增大，回流信号对正常工作信号干扰有多大。现在也有一些混合设计，不分电源和地，在布局时，按照数字部分、模拟部分分开布局布线，避免出现跨区信号。
FCC：federal communication commission美国通信委员会
EMC：electro megnetic compatibility电磁兼容
FCC是个标准组织，EMC是一个标准。标准颁布都有相应的原因，标准和测试方法。
差分信号，有些也称差动信号，用两根完全一样，极性相反的信号传输一路数据，依靠两根信号电平差进行判决。为了保证两根信号完全一致，在布线时要保持并行，线宽、线间距保持不变。
仿真的种类很多，高速数字电路信号完整性分析仿真分析（SI）常用软件有icx，signalvision，hyperlynx，XTK，speectraquest 等。有些也用Hspice。
高速数字电路中，为了提高信号质量，降低布线难度，一般采用多层板，分配专门的电源层，地层。
高速数字信号布线，关键是减小传输线对信号质量的影响。因此，100M以上的高速信号布局时要求信号走线尽量短。数字电路中，高速信号是用信号上升延时间来界定的。而且，不同种类的信号（如TTL，GTL，LVTTL），确保信号质量的方法不一样。
混合电路设计是一个很大的问题。很难有一个完美的解决方案。
一般射频电路在系统中都作为一个独立的单板进行布局布线，甚至会有专门的屏蔽腔体。而且射频电路一般为单面或双面板，电路较为简单，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的一致性。相对于一般的FR4材质，射频电路板倾向与采用高Q值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，信号传输时延小。在混合电路设计中，虽然射频，数字电路做在同一块PCB上，但一般都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。
Mentor的板级系统设计软件，除了基本的电路设计功能外，还有专门的RF设计模块。在RF原理图设计模块中，提供参数化的器件模型，并且提供和EESOFT等射频电路分析仿真工具的双向接口；在RF LAYOUT模块中，提供专门用于射频电路布局布线的图案编辑功能，也有和EESOFT等射频电路分析仿真工具的双向接口，对于分析仿真后的结果可以反标回原理图和PCB。
同时，利用Mentor软件的设计管理功能，可以方便的实现设计复用，设计派生，和协同设计。大大加速混合电路设计进程。手机板是典型的混合电路设计，很多大型手机设计制造商都利用Mentor加安杰伦的eesoft作为设计平台。
一般说来，三个电源分别做在三层，对信号质量比较好。因为不大可能出现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个因素，而仿真软件一般都忽略了它。对于电源层和地层，对高频信号来说都是等效的。在实际中，除了考虑信号质量外，电源平面耦合（利用相邻地平面降低电源平面交流阻抗），层迭对称，都是需要考虑的因素。
很多PCB厂家在PCB加工完成出厂前，都要经过加电的网络通断测试，以确保所有联线正确。同时，越来越多的厂家也采用x 光测试，检查蚀刻或层压时的一些故障。对于贴片加工后的成品板，一般采用ICT测试检查，这需要在PCB设计时添加ICT测试点。如果出现问题，也可以通过一种特殊的X光检查设备排除是否加工原因造成故障。
不论是双层板还是多层板，都应尽量增大地的面积。在选择芯片时要考虑芯片本身的ESD特性，这些在芯片说明中一般都有提到，而且即使不同厂家的同一种芯片性能也会有所不同。设计时多加注意，考虑的全面一点，做出电路板的性能也会得到一定的保证。但ESD的问题仍然可能出现，因此机构的防护对ESD的防护也是相当重要的。
在做PCB板的时候，一般来讲都要减小回路面积，以便减少干扰，布地线的时候，也不应布成闭合形式，而是布成树枝状较好，还有就是要尽可能增大地的面积。
如果可以采用分离电源当然较好，因为如此电源间不易产生干扰，但大部分设备是有具体要求的。既然仿真器和PCB板用的是两个电源，按我的想法是不该将其共地的。
一个电路由几块PCB构成，多半是要求共地的，因为在一个电路中用几个电源毕竟是不太实际的。但如果你有具体的条件，可以用不同电源当然干扰会小些。
手持产品又是金属外壳，ESD的问题一定比较明显，LCD也恐怕会出现较多的不良现象。如果没办法改变现有的金属材质，则建议在机构内部加上防电材料，加强PCB的地，同时想办法让LCD接地。当然，如何操作要看具体情况。
就一般的系统来讲，主要应考虑人体直接接触的部分，在电路上以及机构上进行适当的保护。至于ESD会对系统造成多大的影响，那还要依不同情况而定。干燥的环境下，ESD现象会比较严重，较敏感精细的系统，ESD的影响也会相对明显。虽然大的系统有时ESD影响并不明显，但设计时还是要多加注意，尽量防患于未然。
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